申请/专利权人：瑞萨电子株式会社

申请日：2015-01-08

公开（公告）日：2019-11-29

公开（公告）号：CN104765650B

主分类号：G06F11/10(20060101)

分类号：G06F11/10(20060101);G06F9/30(20060101);G06F9/38(20060101)

优先权：["20140108 JP 2014-001426"]

专利状态码：失效-未缴年费专利权终止

法律状态：2021.12.17#未缴年费专利权终止;2017.01.11#实质审查的生效;2015.11.18#著录事项变更;2015.07.08#公开

摘要：本发明涉及一种数据处理装置。包括处理器和存储器的数据处理装置具有奇偶校验位ECC编码器电路和奇偶校验位ECC解码器电路。奇偶校验位ECC编码器电路设置在用于将数据写入存储器的信号路径中，包括用于从要写入的数据生成多个位的奇偶校验位的奇偶校验位生成电路，并且将所生成的奇偶校验位连同该数据写入到存储器中。奇偶校验位ECC解码器电路设置在用于从存储器读取数据的信号路径中，并且包括奇偶校验位校验单元。奇偶校验位生成电路被配置成使得构成数据的多个位中的每一个有助于至少两个位的奇偶校验位的生成。因此，奇偶校验位校验单元能高速地检测两位错误。

主权项：1.一种数据处理装置，包括：处理器；存储器；奇偶校验位ECC编码器电路，所述奇偶校验位ECC编码器电路被设置在用于将多个位的写入数据从所述处理器写入所述存储器的信号路径中，并且包括奇偶校验位生成电路；以及奇偶校验位ECC解码器电路，所述奇偶校验位ECC解码器电路被设置在用于将读取数据从所述存储器读取到所述处理器的信号路径中，并且包括奇偶校验位校验单元，其中，所述奇偶校验位生成电路从所述写入数据生成由多个奇偶校验的位组成的奇偶校验位，并且将所述奇偶校验位连同所述写入数据写入到所述存储器中，构成所述写入数据的多个位中的每一个被配置成有助于在所述奇偶校验位中的至少两个奇偶校验的位的生成，以及其中，所述奇偶校验位校验单元被配置成，能够检测从所述存储器读取的所述读取数据和所述多个位的奇偶校验位中的一位或两位的错误的存在不存在，其中，所述奇偶校验位ECC编码器电路包括ECC生成电路，所述ECC生成电路将能执行1位纠错的纠错码添加到所述写入数据，所述奇偶校验位ECC解码器电路包括纠错单元，所述纠错单元基于所述读取数据和对应于所述读取数据的纠错码来执行用于校正所述读取数据中的错误的纠错处理，其中，所述奇偶校验位ECC解码器电路被配置成，当由所述奇偶校验位校验单元检测到错误的存在时，能够提供等待信号来使所述处理器等待接收所述读取数据，直到完成所述纠错处理为止，并行地执行由所述奇偶校验位校验单元进行的检测错误的存在不存在的处理和由所述纠错单元进行的纠错处理，以及其中所述奇偶校验位ECC解码器电路被配置成能够检测到两位的错误。

全文数据：

权利要求：

百度查询： 瑞萨电子株式会社 数据处理装置

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