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【实用新型】一种基于时间戳与FPGA守时单元校正的时钟同步系统_深圳市思利敏电力自动化有限公司_201920901668.1 

申请/专利权人:深圳市思利敏电力自动化有限公司

申请日:2019-06-14

公开(公告)日:2019-12-24

公开(公告)号:CN209842349U

主分类号:G04G7/00(20060101)

分类号:G04G7/00(20060101)

优先权:

专利状态码:有效-授权

法律状态:2019.12.24#授权

摘要:本实用新型公开了一种基于时间戳与FPGA守时单元校正的时钟同步系统,其技术要点包括控制箱箱体,所述控制箱箱体设有容置腔,所述容置腔的一面设有开口,所述容置腔内侧壁朝向开口处安装有电源,所述容置腔内远离开口的背板上固定设有主板,所述容置腔内远离电源方向依次划分成若干功能区,所述主板上对应每个功能区设有插接口,每个所述功能区内朝向插接口方向滑移安装有若干功能模块,所述功能区底部设有用于固定功能模块的固定件,所述箱体的开口处对应每个功能区设有开关门。本实用新型具有明确划分多个功能区,便于安装和更换内部功能模块的优点。

主权项:1.一种基于时间戳与FPGA守时单元校正的时钟同步系统,包括控制箱箱体1,其特征在于:所述控制箱箱体1设有容置腔2,所述容置腔2的一面设有开口3,所述容置腔2内侧壁朝向开口3处安装有电源4,所述容置腔2内远离开口3的背板上固定设有主板5,所述容置腔2内远离电源4方向依次划分成若干功能区6,所述主板5上对应每个功能区6设有插接口7,每个所述功能区6内朝向插接口7方向滑移安装有若干功能模块8,所述功能区6底部设有用于固定功能模块8的固定件9,所述箱体的开口3处对应每个功能区6设有开关门10。

全文数据:

权利要求:

百度查询: 深圳市思利敏电力自动化有限公司 一种基于时间戳与FPGA守时单元校正的时钟同步系统

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