申请/专利权人：黄山学院

申请日：2017-03-09

公开（公告）日：2020-01-10

公开（公告）号：CN106936433B

主分类号：H03M1/10(20060101)

分类号：H03M1/10(20060101);H03M1/12(20060101);H03M1/18(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.01.10#授权;2017.08.01#实质审查的生效;2017.07.07#公开

摘要：本发明提供了一种电荷域相位误差校准电路及采用该校准电路的DDS。所述电荷域相位误差校准电路包括：电荷域相位误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及第一延迟电路和第二延迟电路。所述采用电荷域相位误差校准电路的DDS包括：相位累加器、相位幅度转换器、N位电流模DAC、电荷域相位误差校准电路、时钟产生电路和模式控制电路。所述电荷域相位误差校准电路及采用该校准电路的DDS均可根据系统精度和硬件开销自动折衷选择校准精度和速度，并且具有低功耗特点。

主权项：1.电荷域相位误差校准电路，其特征是，包括：电荷域相位误差检测放大电路10、K位电荷域模数转换器11、控制电路12、ROM模块14、SRAM模块13以及第一延迟电路15和第二延迟电路16；上述电路的连接关系为：电荷域相位误差检测放大电路10的第一和第二输入端分别连接到DDS芯片内N位电流模DAC115的信号输出差分端口，电荷域相位误差检测放大电路10的控制输入端连接到控制电路12的K位选择码输出端口，电荷域相位误差检测放大电路10的差分电压输出端连接到K位电荷域模数转换器11的差分电压输入端；K位电荷域模数转换器11的K位量化码输出到控制电路12的误差输入端口；控制电路12的ROM控制端口输出控制信号给ROM模块14，控制电路12的SRAM控制端口输出控制信号给SRAM模块13，控制电路12的第一K位延迟码输出端连接到第一延迟电路15的第二输入端口，控制电路12的第二K位延迟码输出端连接到第二延迟电路16的第二输入端口，控制电路12的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路10、K位电荷域模数转换器11、第一延迟电路15以及第二延迟电路16的校准控制信号Ctrl输入端口；第一延迟电路15的第一输入端口连接ROM模块14的第一N位校准码输出端，第一延迟电路15的第三输入端口连接X位相位控制输入码，第一延迟电路15的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器114；第二延迟电路16的第一输入端口连接ROM模块14的第二N位校准码输出端，第二延迟电路16的第三输入端口连接N位幅度控制输入码，第二延迟电路16的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC115；其中，X和N均为任意的正整数，K为不大于N的正整数。

全文数据：电荷域相位误差校准电路及采用该校准电路的DDS电路技术领域[0001]本发明涉及一种误差校准电路，具体来说是一种采用电荷域信号处理技术的DDS相位误差校准电路及采用该校准电路的DDS。背景技术[0002]直接数字频率合成技术是一种通过数字手段合成所需要的各种不同频率的信号，最后通过数字模拟转换器将其转换成模拟信号输出的技术。该技术以其特有的特点：可编程、跳频快、分辨率高、调频精度高等优点而成为当今频率合成技术中的主要技术之一，广泛应用于移动通讯，军用和商用雷达系统等通讯领域。[0003]直接数字频率合成器DDS主要由三个模块组成:相位累加器，相位幅度转换器和数模转换器DAC。整个DDS系统通常有两个输入量:参考时钟fs和频率控制字X。相位累加器在时钟的控制下，在每一个时钟脉冲输入时，不断对频率控制字进行线性相位累加。相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率也就是直接数字频率合成器输出的信号频率。截取累加器输出的相位值输入相位幅度转换器，经运算转换输出与该相位值相对应的数字化幅度值。通过数模转换器将数字量转变成模拟量，再经过低通滤波器平滑并滤除不需要的取样信号，输出频率纯净的正弦或余弦信号。[0004]从DDS的工作原理我们可以看出，由于时钟非理想特性、DAC输入信号不同步、DAC内部模块时序不同步、电源以及电路设计上可能存在的信号串扰等因素的影响，会使得DAC的输出信号存在相位误差。在实际应用中，由于加工工艺的波动、工作环境的变化等，还会使DDS存在一定的相位误差存在一定的随机性，具体表现为不同DDS芯片的相位误差不尽相同。在相控雷达等要求对DDS相位误差一致性进行精确控制的应用中，DDS芯片之间相位误差不一致导致的问题将会使得DDS芯片无法满足精度要求。因此设计集成于DDS芯片内的高精度相位误差校准电路很有现实意义。发明内容[0005]本发明的目的是克服现有技术中存在的不足，提供一种采用电荷域信号处理技术的DDS相位误差校准电路及采用该校准电路的DDS，能够实现高精度的相位误差校准。[0006]本发明的目的可以通过以下技术方案实现:所述的电荷域相位误差校准电路，其结构包括:电荷域相位误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及第一延迟电路和第二延迟电路；[0007]上述电路的连接关系为：电荷域相位误差检测放大电路的第一和第二输入端分别连接到DDS芯片内N位电流模DAC的信号输出差分端口，电荷域相位误差检测放大电路的控制输入端连接到控制电路的K位选择码输出端口，电荷域相位误差检测放大电路的差分电压输出端连接到K位电荷域模数转换器的差分电压输入端;K位电荷域模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的ROM控制端口输出控制信号给ROM模块，控制电路的SRAM控制端口输出控制信号给SRAM模块，控制电路的第一K位延迟码输出端连接到第一延迟电路的第二输入端口，控制电路的第二K位延迟码输出端连接到第二延迟电路的第二输入端口，控制电路的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路、K位电荷域模数转换器、第一延迟电路以及第二延迟电路的校准控制信号Ctrl输入端口；第一延迟电路的第一输入端口连接ROM模块的第一N位校准码输出端，第一延迟电路的第三输入端口连接X位相位控制输入码，第一延迟电路的输出端口将X位转换码输出至IJDDS芯片内的相位幅度转换器;第二延迟电路的第一输入端口连接ROM模块的第二N位校准码输出端，第二延迟电路的第三输入端口连接N位幅度控制输入码，第二延迟电路的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC;其中，X和N均为任意的正整数，K为不大于N的正整数。[0008]所述电荷域相位误差校准电路，其工作模式包括校准模式和补偿模式;并且在电路工作时先进入校准模式，后进入补偿模式；[0009]在进入校准模式时，X位相位控制输入码、N位幅度控制输入码、第一K位延迟码和第二K位延迟码均无效，第一N位校准码输入到第一延迟电路，第二N位校准码输入到第二延迟电路，电荷域相位误差校准电路依次对DDS芯片内的N位电流模DAC和相位幅度转换器进行相位误差校准；[0010]在进入补偿模式时，X位相位控制输入码和N位幅度控制输入码分别输入到第一延迟电路和第二延迟电路，第一N位校准码和第二N位校准码无效，第一K位延迟码和第二K位延迟码有效，电荷域相位误差校准电路同时对DDS芯片内的N位电流模DAC和相位幅度转换器进行相位补偿。[0011]当进入校准模式时，电路的工作顺序如下：[0012]1、首先对DDS芯片内的N位电流模DAC进行相位误差校准：[0013]控制电路通过Ctrl信号首先控制电荷域相位误差检测放大电路、K位电荷域模数转换器和第二延迟电路进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路，开始对DDS芯片内的N位电流模DAC进行相位误差校准；[0014]然后控制电路产生第一组K位选择码，同时控制ROM模块产生第一组第二N位校准码，N位电流模DAC得到与第一组第二N位校准码对应的第一组差分输出电流信号lop和Ion;电荷域相位误差检测放大电路通过检测Iop-Ion量，并将其处理得到误差电压;K位电荷域模数转换器将误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路;控制电路将接收得到第一组K位量化码存储在SRAM模块中，完成一种输入条件下的待校准DDS芯片内的N位电流模DAC电路相位误差量化；[0015]紧接着，控制电路产生第二组K位选择码，同时控制ROM模块产生第二组第二N位校准码，经过N位电流模DAC、电荷域相位误差检测放大电路和K位电荷域模数转换器处理，可以得到第二组K位量化码并输出到控制电路;控制电路将接收得到第二组K位量化码存储在SRAM模块中，完成二种输入条件下的待校准DDS芯片内的N位电流模DAC电路相位误差量化；[0016]依此循环，当产生第L组第二N位校准码和第L组K位选择码，并得到第L组K位量化码，并存储在SRAM模块中后，控制电路内部的运算电路将会对存储在K位寄存器组中的L组K位量化码进行计算得到第二K位延迟码;控制电路此时会将第二K位延迟码输出到第二延迟电路中，并保持第二K位延迟码不变，完成对DDS芯片内的N位电流模DAC的相位误差校准；[0017]2、对DDS芯片内的相位幅度转换器进行相位误差校准：[0018]控制电路通过Ctrl信号控制第一延迟电路进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路，开始对DDS芯片内的相位幅度转换器进行相位误差校准；[0019]控制电路控制ROM模块产生第一N位校准码，通过第一延迟电路、电荷域相位误差检测放大电路和K位电荷域模数转换器，采用和对DDS芯片内的N位电流模DAC的相位误差校准相同的步骤和方法，得到第一K位延迟码并输出到第一延迟电路中，同时保持第一K位延迟码不变，完成对DDS芯片内的相位幅度转换器的相位误差校准;此时，所述电荷域相位误差校准电路的校准模式结束；[0020]在上述校准过程中，控制电路同时产生的每一组第一N位校准码、第二N位校准码与K位选择码必须对应，即：第J组第一N位校准码及第二_立校准码均必须和第J组K位选择码配合使用;其中，L为不大于2K的正整数，J为不大于L的正整数。[0021]进一步的，所述的电荷域相位误差检测放大电路包括:电流检测电阻、参考时钟产生电路、鉴相器、环路滤波器和电荷域电压放大电路；[0022]上述电路的连接关系为：电流检测电阻的两端分别连接到电荷域相位误差检测放大电路的第一输入端和第二输入端，并分别连接到鉴相器的第一输入端和第二输入端;参考时钟产生电路在K位选择码的控制下，产生基准时钟并连接到鉴相器的第三输入端;鉴相器对3个输入端的信号进行进一步的相位比较得到相位误差信号;相位误差信号经过环路滤波器滤波得到电压信号Vi;Vi经过电荷域电压放大电路放大得到误差信号Vop和Von。[0023]进一步的，所述的K位电荷域模数转换器包括:P级基于电荷域信号处理技术的流水线子级电路，用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程;第P+1级，也是最后一级A-bitFlash模数转换器电路，将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大;延时同步寄存器，用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块;数字校正电路模块，用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码;其中，R为正整数，P和A均为不大于R的正整数。[0024]进一步的，所述第一延迟电路和第二延迟电路均采用相同的延迟电路，结构包括：N个延时缓冲单元和N个K位延迟寄存器;其中，第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输入端全部连接到K位延迟码，控制信号输入端全部连接到校准控制信号Ctrl;第一延时缓冲单元〜第N延时缓冲单元的延迟码输入端分别连接到第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输出端，第一延时缓冲单元〜第N延时缓冲单元的数据输出端分别连接到第1位转换码〜第N位转换码并输出，第一延时缓冲单元〜第N延时缓冲单元的第一控制信号输入端全部连接到校准控制信号Ctrl的反向信号Ctrln，第一延时缓冲单元〜第N延时缓冲单元的第二控制信号输入端全部连接到信号Ctrl。[0025]所述延迟电路能够工作于校准和补偿模式两种模式；[0026]在校准模式下时，Ctrl信号有效，第1位转换码〜第N位输入码无效，输入码对于N位转换码的输出无任何影响，第1位校准码〜第N位校准码分别经第一延时缓冲电路〜第N延时缓冲电路后得到第1位转换码〜第N位转换码并输出，K位延迟码被输入到第一K位延迟寄存器〜第N个K位延迟寄存器中并被锁存保持不变;在补偿模式下时，Ctrln信号有效，第1位转换码〜第N位输入码有效，并经延时缓冲电路后得到第1位转换码〜第N位转换码并输出，第1位校准码〜第N位校准码无效，第一K位延迟寄存器〜N个K位延迟寄存器中所存储的K位延迟码被输入到第一延时缓冲电路〜第N延时缓冲电路中进行延时补偿。[0027]进一步的，所述控制电路包括:核心控制电路、ROM读出电路、第一延迟码产生电路、第二延迟码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器；[0028]上述电路的连接关系为:核心控制电路的第一输出端连接到ROM读出电路的输入端，核心控制电路的第二输出端连接到第一延迟码产生电路的控制输入端，核心控制电路的第三输出端连接到第二延迟码产生电路的控制输入端，核心控制电路的第四输出端连接到运算电路的控制输入端，核心控制电路的第五输出端连接到选择码产生电路的控制输入端，核心控制电路的第六输出端产生校准控制信号Ctr1，核心控制电路的第七输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号；ROM读出电路根据核心控制电路的控制指令产生ROM地址码;运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生第一K位误差码和第二K位误差码;第一延迟码产生电路的数据输入端接收运算电路数据输出端发送的第一K位误差码，并根据核心控制电路的控制指令产生第一K位延迟码；第二延迟码产生电路的数据输入端接收运算电路数据输出端发送的第二K位误差码，并根据核心控制电路的控制指令产生第二K位延迟码;选择码产生电路根据核心控制电路的控制指令产生K位选择码;K位寄存器的数据输入端接收所述K位电荷域模数转换器的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路;SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块进行数据读取和写入。[0029]采用上述电荷域相位误差校准电路的DDS电路，其结构包括所述的电荷域相位误差校准电路，还包括:相位累加器、相位幅度转换器、N位电流模DAC、时钟产生电路和模式控制电路；[0030]上述电路的连接关系如下:模式控制电路的第一校准控制信号输出端连接到相位累加器、相位幅度转换器和N位电流模DAC的校准信号控制端，模式控制电路的第二校准控制信号输出端连接到时钟产生电路的校准信号控制端，模式控制电路的第三校准控制信号输出端连接到电荷域相位误差校准电路的校准信号控制端;相位累加器的输出连接到电荷域相位误差校准电路的X位相位控制输入码输入端;相位幅度转换器的相位控制输入端连接到电荷域相位误差校准电路的X位转换码输出端，相位幅度转换器输出的n位幅度控制输入码连接到电荷域相位误差校准电路的N位幅度控制输入码输入端;N位电流模DAC根据第一校准控制信号、N位转换码、工作时钟f〇和校准时钟fc的控制下产生输出差分电流信号lop和Ion;电荷域相位误差校准电路在校准时钟fc和第三校准控制信号的控制下，通过检测差分电流信号lop和Ion并进行处理，得到经过相位补偿的x位转换码和N位转换码并分别输出到相位幅度转换器和N位电流模DAC;时钟产生电路在第二校准控制信号的控制下，产生校准时钟fc和工作时钟f0,工作时钟f〇用于控制校准时钟相位累加器、相位幅度转换器和N位电流模DAC，校准时钟fc用于控制相位幅度转换器、N位电流模DAC和电荷域相位误差校准电路。[0031]所述的DDS电路有校准模式和补偿模式两种工作模式;并且在电路工作时先进入校准模式，后进入补偿模式；[0032]电路在进入校准模式时，模式控制电路通过第二校准控制信号控制时钟产生电路关闭工作时钟f0，输出校准时钟fc;模式控制电路还通过第三校准控制信号控制电荷域相位误差校准电路开始对DDS电路进行相位误差校准;模式控制电路还通过第一校准控制信号控制相位累加器、相位幅度转换器和N位电流模DAC进入校准模式;相位幅度转换器、电荷域相位误差校准电路和N位电流模DAC将会在校准时钟fc的控制下，开始DDS相位误差校准工作;首先进行N位电流模DAC的相位误差所引起DDS相位误差的校准，然后进行相位幅度转换器的相位误差所引起DDS相位误差的校准，此时X位相位控制输入码和N位幅度控制输入码处于无效状态；[0033]在进入补偿模式时，模式控制电路通过第二校准控制信号控制时钟产生电路关闭校准时钟fc，输出工作时钟f0;模式控制电路还通过第三校准控制信号控制电荷域相位误差校准电路开始对DDS电路进行相位误差补偿，将经过相位补偿的X位转换码和N位转换码并分别输出到相位幅度转换器和N位电流模DAC;模式控制电路还通过第一校准控制信号控制相位累加器、相位幅度转换器和N位电流模DAC进入正常工作模式，相位幅度转换器和N位电流模DAC将会在工作时钟f0的控制下工作;X位相位控制输入码和N位幅度控制输入码开始有效。[0034]本发明的优点是:所提出的高精度相位误差校准电路可根据系统精度和硬件开销自动折衷选择校准精度;通过采用电荷域信号处理技术，在误差检测处理方面不使用运算放大器，具有低功耗特点；采用电荷域ADC对误差信号进行量化，误差补偿方法全部采用数字信号处理技术，进一步实现功耗最小化。附图说明[0035]图1为本发明电荷域相位误差校准电路框图。[0036]图2为本发明电荷域相位误差检测放大电路结构框图。[0037]图3为本发明所述电荷域电压放大电路原理图。[0038]图4为本发明所述电荷域电压放大电路工作波形图。[0039]图5为本发明所述鉴相器电路结构框图。[0040]图6为本发明所述参考时钟产生电路结构框图。[0041]图7为本发明所述电荷域模数转换器电路框图。[0042]图8为本发明所述电荷域流水线子级电路框图。[0043]图9为本发明延迟电路结构框图。[0044]图10为本发明控制电路框图。[0045]图11为本发明所述采用电荷域相位误差校准电路的DDS电路框图。具体实施方式[0046]下面将结合附图对本发明优选实施例方案进行详细说明。[0047]图1所示为本发明电荷域相位误差校准电路框图。所述电荷域相位误差校准电路包括:电荷域相位误差检测放大电路10、K位电荷域模数转换器11、控制电路12、ROM模块14、SRAM模块13以及第一延迟电路IS和第二延迟电路16。[0048]上述电路的连接关系为：电荷域相位误差检测放大电路1〇的第一和第二输入端分别连接到DDS芯片内N位电流模DAC115的信号输出差分端口（对应信号lop和Ion，电荷域相位误差检测放大电路10的控制输入端连接到控制电路12的K位选择码输出端口，电荷域相位误差检测放大电路10的差分电压输出端连接到K位电荷域模数转换器11的差分电压输入端;K位电荷域模数转换器11的K位量化码输出到控制电路I2的误差输入端口；控制电路12的ROM控制端口输出控制信号给ROM模块14,控制电路12的SRAM控制端口输出控制信号给SRAM模块13,控制电路12的第一K位延迟码输出端连接到第一延迟电路15的第二输入端口，控制电路12的第二K位延迟码输出端连接到第二延迟电路16的第二输入端口，控制电路12的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路10、K位电荷域模数转换器11、第一延迟电路15以及第二延迟电路16的校准控制信号Ctrl输入端口；第一延迟电路15的第一输入端口连接ROM模块14的第一N位校准码输出端，第一延迟电路15的第三输入端口连接X位相位控制输入码，第一延迟电路15的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器114;第二延迟电路16的第一输入端口连接ROM模块14的第二N位校准码输出端，第二延迟电路16的第三输入端口连接N位幅度控制输入码，第二延迟电路16的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC115。[0049]上述的电荷域相位误差校准电路，包括校准模式和补偿模式两种工作模式。在电路工作时先进入校准模式，后进入补偿模式;在进入校准模式时，X位相位控制输入码、N位幅度控制输入码、第一K位延迟码和第二K位延迟码均无效，第一N位校准码输入到第一延迟电路15,第二N位校准码输入到第二延迟电路16,所述电荷域相位误差校准电路依次对DDS芯片内的N位电流模DAC115和相位幅度转换器114进行相位误差校准;在进入补偿模式时，X位相位控制输入码和N位幅度控制输入码分别输入到第一延迟电路15和第二延迟电路16，第一N位校准码和第二N位校准码无效，第一K位延迟码和第二K位延迟码有效，所述电荷域相位误差校准电路同时对DDS芯片内的N位电流模DAC115和相位幅度转换器114进行相位补偿。[0050]上述电路的工作原理为：当校准模式开启时，控制电路12通过Ctrl信号首先控制电荷域相位误差检测放大电路l〇、K位电荷域模数转换器11和第二延迟电路16进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路10，开始对DDS芯片内的N位电流模DAC115进行相位误差校准。[0051]控制电路12然后产生第一组K位选择码，同时控制ROM模块14产生第一组第二N位校准码cali1;第一组第二N位校准码cali1进入第二延迟电路16并得到N位转换码，N位转换码进入待校准DDS芯片内的N位电流模DAC115电路，经数模转换得到与第一组第二N位校准码对应的第一组差分输出电流信号I〇P和Ion;电荷域相位误差检测放大电路10通过检测Iop-Ion量，将其处理并与内部参考时钟产生电路的所产生的第一组参考时钟进行相位检测，并将其相位差值进行放大可以得到误差电压V〇p-V〇n;K位电荷域模数转换器11将误差电压Vop-Von进行模数转换，可以得到第一组K位量化码并输出到控制电路12;控制电路12将接收得到第一组K位量化码存储在SRAM模块13中，完成一种输入条件下的待校准DDS芯片内的N位电流模DAC115电路相位误差量化。[0052]紧接着，控制电路12然后产生第二组K位选择码，同时控制ROM模块14产生第二组第二N位校准码cali2;第二组第二N位校准码cali2进入第二延迟电路16并得到N位转换码，N位转换码进入待校准DDS芯片内的N位电流模DAC115电路，经数模转换得到与第二组第二N位校准码对应的第二组差分输出电流信号lop和Ion;电荷域相位误差检测放大电路10通过检测I〇p-I〇n量，将其处理并与内部参考时钟产生电路的所产生的第二组参考时钟进行相位检测，并将其相位差值进行放大可以得到误差电压Vop-V〇n;K位电荷域模数转换器11将误差电压Vop-Von进行模数转换，可以得到第二组K位量化码并输出到控制电路12;控制电路12将接收得到第二组K位量化码存储在SRAM模块13中，完成二种输入条件下的待校准DDS芯片内的N位电流模DAC115电路相位误差量化。[0053]依此循环，当产生第L组第二N位校准码caliL和第L组K位选择码，并得到第L组K位量化码，并存储在SRAM模块13中后，控制电路12内部的运算电路将会对存储在K位寄存器组中的L组K位量化码进行计算得到第二K位延迟码。控制电路12此时会将第二K位延迟码输出到第二延迟电路16中，并保持第二K位延迟码不变，完成对DDS芯片内的N位电流模DAC115的相位误差校准。[0054]之后，控制电路12通过Ctr1信号控制第一延迟电路15进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路1〇,开始对DDS芯片内的相位幅度转换器114进行相位误差校准。控制电路12控制ROM模块14产生第一N位校准码，通过第一延迟电路15、电荷域相位误差检测放大电路10和K位电荷域模数转换器11，采用和对DDS芯片内的N位电流模DAC115的相位误差校准相同的步骤和方法，得到第一K位延迟码并输出到第一延迟电路15中，同时保持第一K位延迟码不变，完成对相位幅度转换器114的相位误差校准。所述电荷域相位误差校准电路的校准模式结束。[0055]控制电路12将第一延迟电路I5和第二延迟电路16同时设置成补偿模式，开始对DDS芯片内的N位电流模DAC115和相位幅度转换器114的相位误差进行补偿。控制电路12关断第一N位校准码和第二N位校准码，关闭电荷域相位误差检测放大电路10和K位电荷域模数转换器11，所述电荷域相位误差校准电路进入补偿模式。[0056]上述说明中，N为任意正整数，K为不大于N的正整数，L为不大于2%¾正整数。在上述校准过程中，控制电路12同时产生的每一组第一N位校准码、第二N位校准码和输出到参考时钟产生电路的K位选择码必须一一对应，即：第J组第一N位校准码及第二N位校准码均必须和第j组K位选择码必须配合使用;其中，J为不大于L的正整数。[0057]本发明所述电荷域相位误差校准电路在实际使用过程中，对相位误差校准的精度、硬件开销大小和校准时间长短可以根据选择不同的值进行设置，以满足不同精度和速度DDS芯片的校准精度和速度要求。[0058]图2为本发明电荷域相位误差检测放大电路1〇的一种实施例，该电路包括:电流检测电阻Rd20、参考时钟产生电路21、鉴相器22、环路滤波器23和电荷域电压放大电路24。电流检测电阻Rd的两端分别连接到电荷域相位误差检测放大电路1〇的第一和第二输入端，并连接到鉴相器22的第一和第二输入端Voutp和Voutn;参考时钟产生电路21在K位选择码的控制下，产生基准时钟Clkref并连接到鉴相器22的第三输入端;鉴相器22对3个输入端的信号进行进一步的相位比较得到相位误差信号VP，相位误差信号Vp经过环路滤波器23滤波得到电压信号Vi;经过电荷域电压放大电路24放大得到误差信号Vop和Von。[0059]图3所示为本发明所述电荷域电压放大电路24原理图。电荷域电压放大电路24包括:第一正端电荷存储节点Nip、第一负端电荷存储节点Nin、第二正端电荷存储节点Nop和第二负端电荷存储节点Non、一个连接在第一和第二正端电荷存储节点NiP和NoP之间的正端电荷传输控制开关3〇1、一个连接在第一和第二负端电荷存储节点Nin和Non之间的负端电荷传输控制开关3〇2、连接到第一正端电荷存储节点Nip的正端电容3〇3、连接到第二正端电荷存储节点Nop的正端容值可编程电容309、连接到第一负端电荷存储节点Nin的负端电容304、连接到第二负端电荷存储节点Non的负端容值可编程电容310、连接到第一正端电荷存储节点Nip的第一正端电压传输开关305、连接到第一正端电荷存储节点Nip的第二正端电压传输开关307、连接到第二正端电荷存储节点Nop的第三正端电压传输开关313和连接到第二正端电荷存储节点Nop的第四正端电压传输开关311、连接到第一负端电荷存储节点Nin的第一负端电压传输开关306、连接到第一负端电荷存储节点Nin的第二负端电压传输开关308、连接到第二负端电荷存储节点Non的第三负端电压传输开关314和连接到第二负端电荷存储节点Non的第四负端电压传输开关312。对于本发明实施例，电荷域电压放大电路24的两个模拟电压输入端中任意一端连接Vi，另外一端接基准信号即可实现。[0060]图4为图3所示电路的工作时序控制波形示意图。控制时钟Clk和Clkn为相位相反时钟，开关控制信号Clkr、Clks和Clkt为相位不交叠时钟。本发明中所述的电荷传输控制开关可以采用专利号为201010291245.6的发明专利中所述的实施方式来实现，所述的电压传输开关可以采用通用M0S管或者BJT开关实现。[0061]图5所示为本发明所述鉴相器22电路的一种实施例。该电路由信号整形模块和一个减法器子模块构成。信号整形模块将输入差分信号Voutp和Voutn进行整形得到输入相位，参考时钟输出的基准时钟作为参考相位，减法器子模块将输入相位和参考相位进行相减，得到相位误差信号Vp。[0062]图6所示为本发明所述参考时钟产生电路21结构框图。所述参考时钟产生电路21包括:一个可编程频率调整电路和一个可编程占空比调整电路。所述可编程频率调整电路和所述可编程占空比调整电路均受K位选择码控制。在K位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后，可得到不同频率和占空比的基准时钟Clkref。[0063]如图7所示，本发明设计的K位电荷域模数转换器11包括:P级基于电荷域信号处理技术的流水线子级电路、最后一级第P+1级A-bitFlash模数转换器电路、延时同步寄存器和数字校正电路模块。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。图7中电荷域模数转换器电路中相邻两级子级电路的工作受两组多相时钟的控制，工作状态完全互补，并且子级电路的级数和每级电路的位数k均可灵活调整。例如对于K=14的14位模数转换器，可以采用12级1.5bit级+1级2bitFlash共13级的结构，也可以采用4级2.5bit级+3级1.5bit级+1级3bitFlash共8级的结构。[00M]本发明设计的电荷域模数转换器11包括以下内容:P级基于电荷域信号处理技术的电荷域流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程;最后一级第p+1级A-bitFlash模数转换器电路，其将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块;数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码。上述说明中，R为正整数，A和P均为不大于R的正整数。[0065]图8所示即为电荷域流水线子级电路原理图。电路由全差分的信号处理通道构成，整个电路包括:2个本级电荷传输控制开关、2个电荷存储节点、6个连接到电荷存储节点的电荷存储电容、C个电荷比较器，C个受比较器输出结果控制的基准信号选择电路，2B+2个电压传输开关，其中B为正整数。电路正常工作时，前级差分电荷包首先通过电荷传输控制开关传输并存储在本级电荷存储节点，比较器对差分电荷包输入所引起的节点之间的电压差变化量与基准电压3和基准电压4进行比较，得到本级C位量化输出数字码D1〜DB;数字输出码D1〜DB将输出到延时同步寄存器，同时D1〜DB还将会分别控制本级的基准信号选择电路，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包;最后，电路完成本级差分余量电荷包由本级向下一级传输，基准电压2和基准电压1对本级差分电荷存储节点进行复位，完成电荷域流水线子级电路一个完整时钟周期的工作。其中，C为正整数。图8中所示的基准电压1〜4和图3中所示的基准电压1〜4完全相同。[0066]对于图7中本发明设计的电荷域流水线模数转换器的最后一级第P+1级）基于电荷域信号处理技术的流水线子级电路A-bitFlash模数转换器电路，该子级电路将只需对接收到的电荷包进行最后一级的模数转换工作，并将本级电路输出数字码输入到延时同步寄存器，而不进行余量处理。去掉图8中的基准信号选择电路和受基准信号选择电路控制的4个电容即可。[0067]图9所示为本发明所述延迟电路结构框图。所述延迟电路内部包括:N个延时缓冲单元和N个K位延迟寄存器，第一延时缓冲单元〜第N延时缓冲单元，第一K位延迟寄存器〜第N个K位延迟寄存器。第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输入端全部连接到K位延迟码，控制信号输入端全部连接到Ctrl信号；第一延时缓冲单元〜第N延时缓冲单元的延迟码输入端分别连接到第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输出端，第一延时缓冲单元〜第N延时缓冲单元的数据输出端分别连接到第1位转换码〜第N位转换码并输出，第一延时缓冲单元〜第N延时缓冲单元的第一控制信号输入端全部连接到CtrIn信号，第一延时缓冲单元〜第N延时缓冲单元的第二控制信号输入端全部连接到信号Ctrl。其中，Ctrl和Ctrln为反向时钟。[0068]延迟电路在Ctrl信号的控制下可工作于校准和补偿模式两种模式。在校准模式下时，Ctr1信号有效，第1位转换码〜第N位输入码无效，输入码对于N位转换码的输出无任何影响，第1位校准码〜第N位校准码分别经延时缓冲电路1〜延时缓冲电路N后得到第1位转换码〜第N位转换码并输出，K位延迟码被输入到第一K位延迟寄存器〜第N个K位延迟寄存器中并被锁存保持不变。在补偿模式下时，Ctrln信号有效，第1位转换码〜第N位输入码有效，并经延时缓冲电路后得到第1位转换码〜第N位转换码并输出，第1位校准码〜第N位校准码无效，第一K位延迟寄存器〜第N个K位延迟寄存器中所存储的K位延迟码被输入到延时缓冲电路1〜延时缓冲电路N中进行延时补偿。[0069]本发明所述的第一延迟电路15和第二延迟电路16均采用图9所示的延迟电路结构。[0070]图10所示为本发明所述控制电路12框图。所述控制电路12包括:核心控制电路、ROM读出电路、第一延迟码产生电路、第二延迟码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器。[0071]连接关系为:核心控制电路的第一输出端连接至IJR0M读出电路的输入端，核心控制电路的第二输出端连接到第一延迟码产生电路的控制输入端，核心控制电路的第三输出端连接到第二延迟码产生电路的控制输入端，核心控制电路的第四输出端连接到运算电路的控制输入端，核心控制电路的第五输出端连接到选择码产生电路的控制输入端，核心控制电路的第六输出端产生校准控制信号Ctrl，核心控制电路的第七输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号;ROM读出电路根据核心控制电路的控制指令产生ROM地址码;运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生第一K位误差码和第二K位误差码;第一延迟码产生电路的数据输入端接收运算电路数据输出端发送的第一K位误差码，并根据核心控制电路的控制指令产生第一K位延迟码;第二延迟码产生电路的数据输入端接收运算电路数据输出端发送的第二K位误差码，并根据核心控制电路的控制指令产生第二K位延迟码;选择码产生电路根据核心控制电路的控制指令产生K位选择码;K位寄存器的数据输入端接收所述K位电荷域模数转换器11的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路;SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块13进行数据读取和写入。[0072]图11为本发明所述采用电荷域相位误差校准电路的DDS电路框图。该DDS电路包含：相位累加器113、相位幅度转换器114、N位电流模DAC115、电荷域相位误差校准电路110、时钟产生电路111和模式控制电路112。[0073]所述DDS电路的连接关系如下:模式控制电路112的第一校准控制信号输出端连接到相位累加器113、相位幅度转换器114和N位电流模DAC115的校准信号控制端，模式控制电路112的第二校准控制信号输出端连接到时钟产生电路111的校准信号控制端，模式控制电路112的第三校准控制信号输出端连接到电荷域相位误差校准电路110的校准信号控制端;相位累加器113的输出连接到电荷域相位误差校准电路110的X位相位控制输入码输入端;相位幅度转换器114的相位控制输入端连接到电荷域相位误差校准电路110的X位转换码输出端，相位幅度转换器114输出的N位幅度控制输入码连接到电荷域相位误差校准电路110的N位幅度控制输入码输入端;N位电流模DAC115根据第一校准控制信号、N位转换码、工作时钟f0和校准时钟fc的控制下产生输出差分电流信号lop和Ion;电荷域相位误差校准电路110在校准时钟fc和第三校准控制信号的控制下，通过检测差分电流信号lop和Ion并进行处理，得到经过相位补偿的X位转换码和N位转换码并分别输出到相位幅度转换器114和N位电流模DAC115;时钟产生电路111在第二校准控制信号的控制下，产生时钟校准时钟fc和工作时钟f0,工作时钟f0用于控制校准时钟相位累加器113、相位幅度转换器114和N位电流模DAC115，校准时钟fc用于控制相位幅度转换器114、N位电流模DAC115和电荷域相位误差校准电路110。[0074]本发明所述采用电荷域相位误差校准电路的DDS电路，包括校准模式和补偿模式两种工作模式。所述采用电荷域相位误差校准电路的DDS电路工作时先进入校准模式，后进入补偿模式;在进入校准模式时，模式控制电路112通过第二校准控制信号控制时钟产生电路111关闭工作时钟fO，输出校准时钟fc;模式控制电路112还通过第三校准控制信号控制电荷域相位误差校准电路110开始对DDS电路进行相位误差校准;模式控制电路112还通过第一校准控制信号控制相位累加器113、相位幅度转换器114和N位电流模DAC115进入校准模式;相位幅度转换器114、电荷域相位误差校准电路110和N位电流模DAC115将会在校准时钟fc的控制下，开始DDS相位误差校准工作;首先进行N位电流模DAC115的相位误差所引起DDS相位误差的校准，然后进行相位幅度转换器114的相位误差所引起DDS相位误差的校准，此时X位相位控制输入码和N位幅度控制输入码处于无效状态。[0075]当电荷域相位误差校准电路110完成对相位幅度转换器114的相位误差所引起DDS相位误差的校准之后，所述采用电荷域相位误差校准电路110的DDS电路进入补偿模式时，模式控制电路112通过第二校准控制信号控制时钟产生电路111关闭校准时钟fc，输出工作时钟模式控制电路112还通过第三校准控制信号控制电荷域相位误差校准电路110开始对DDS电路进行相位误差补偿，将经过相位补偿的X位转换码和N位转换码并分别输出到相位幅度转换器114和N位电流模DAC115;模式控制电路112还通过第一校准控制信号控制相位累加器113、相位幅度转换器114和N位电流模DAC115进入正常工作模式，相位幅度转换器114和N位电流模DAC115将会在工作时钟fO的控制下工作;X位相位控制输入码和N位幅度控制输入码开始有效，所述采用电荷域相位误差校准电路的DDS电路开始正常的频率输出合成工作模式。[0076]在实际应用中，校准时钟fc和工作时钟fO频率的选择可根据系统应用需求进行折衷选择，为实现低功耗，可以将fc的频率设置成一个较低的频率，其代价是校准时间有所延长;为实现较快的校准速度，可以将fc的频率设置成一个较高的频率，其代价是电路功耗有所增加。[0077]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.电荷域相位误差校准电路，其特征是，包括:电荷域相位误差检测放大电路10、K位电荷域模数转换器（11、控制电路（12、R0M模块（14、SRAM模块（13以及第一延迟电路15和第二延迟电路16;上述电路的连接关系为：电荷域相位误差检测放大电路（1〇的第一和第二输入端分别连接到DDS芯片内N位电流模DAC115的信号输出差分端口，电荷域相位误差检测放大电路10的控制输入端连接到控制电路（12的K位选择码输出端口，电荷域相位误差检测放大电路（10的差分电压输出端连接到K位电荷域模数转换器11的差分电压输入端;K位电荷域模数转换器11的K位量化码输出到控制电路12的误差输入端口；控制电路12的ROM控制端口输出控制信号给ROM模块（14，控制电路（12的SRAM控制端口输出控制信号给SRAM模块（13，控制电路（12的第一K位延迟码输出端连接到第一延迟电路（15的第二输入端口，控制电路（12的第二K位延迟码输出端连接到第二延迟电路（16的第二输入端口，控制电路（12的校准控制信号Ctrl输出端口同时连接到电荷域相位误差检测放大电路10、K位电荷域模数转换器11、第一延迟电路15以及第二延迟电路16的校准控制信号Ctrl输入端口；第一延迟电路15的第一输入端口连接ROM模块14的第一N位校准码输出端，第一延迟电路15的第三输入端口连接X位相位控制输入码，第一延迟电路15的输出端口将X位转换码输出到DDS芯片内的相位幅度转换器（114;第二延迟电路（16的第一输入端口连接ROM模块（14的第二N位校准码输出端，第二延迟电路（16的第三输入端口连接N位幅度控制输入码，第二延迟电路16的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC115;其中，X和N均为任意的正整数，K为不大于N的正整数。2.如权利要求1所述电荷域相位误差校准电路，其特征是，其工作模式包括校准模式和补偿模式;并且在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，X位相位控制输入码、N位幅度控制输入码、第一K位延迟码和第二K位延迟码均无效，第一N位校准码输入到第一延迟电路（15，第二N位校准码输入到第二延迟电路16，电荷域相位误差校准电路依次对DDS芯片内的N位电流模DAC115和相位幅度转换器（114进行相位误差校准；在进入补偿模式时，X位相位控制输入码和N位幅度控制输入码分别输入到第一延迟电路15和第二延迟电路16，第一N位校准码和第二N位校准码无效，第一K位延迟码和第二K位延迟码有效，电荷域相位误差校准电路同时对DDS芯片内的N位电流模DAC115和相位幅度转换器114进行相位补偿。3.如权利要求2所述电荷域相位误差校准电路，其特征是，当进入校准模式时，电路的工作顺序如下：1、首先对DDS芯片内的N位电流模DAC115进行相位误差校准：控制电路（12通过Ctrl信号首先控制电荷域相位误差检测放大电路（10、K位电荷域模数转换器（11和第二延迟电路（16进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路10，开始对DDS芯片内的N位电流模DAC115进行相位误差校准；然后控制电路（12产生第一组K位选择码，同时控制ROM模块（14产生第一组第二N位校准码，N位电流模DAC115得到与第一组第二N位校准码对应的第一组差分输出电流信号lop和Ion;电荷域相位误差检测放大电路10通过检测I〇p-I〇n量，并将其处理得到误差电压;K位电荷域模数转换器（11将误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路12;控制电路12将接收得到第一组K位量化码存储在SRAM模块13中，完成一种输入条件下的待校准DDS芯片内的N位电流模DAC115电路相位误差量化；紧接着，控制电路（12产生第二组K位选择码，同时控制ROM模块（14产生第二组第二N位校准码，经过N位电流模DAC115、电荷域相位误差检测放大电路10和K位电荷域模数转换器11处理，可以得到第二组K位量化码并输出到控制电路12;控制电路（12将接收得到第二组K位量化码存储在SRAM模块（13中，完成二种输入条件下的待校准DDS芯片内的N位电流模DAC115电路相位误差量化；依此循环，当产生第L组第二N位校准码和第L组K位选择码，并得到第L组K位量化码，并存储在SRAM模块13中后，控制电路（12内部的运算电路将会对存储在K位寄存器组中的L组K位量化码进行计算得到第二K位延迟码;控制电路（12此时会将第二K位延迟码输出到第二延迟电路（16中，并保持第二K位延迟码不变，完成对DDS芯片内的N位电流模DAC115的相位误差校准；2、对DDS芯片内的相位幅度转换器114进行相位误差校准：控制电路（12通过Ctrl信号控制第一延迟电路（15进入校准模式，同时输出K位选择码给电荷域相位误差检测放大电路（10，开始对DDS芯片内的相位幅度转换器114进行相位误差校准；控制电路（12控制ROM模块（14产生第一N位校准码，通过第一延迟电路（15、电荷域相位误差检测放大电路（10和K位电荷域模数转换器（11，采用和对DDS芯片内的N位电流模DAC115的相位误差校准相同的步骤和方法，得到第一K位延迟码并输出到第一延迟电路15中，同时保持第一K位延迟码不变，完成对DDS芯片内的相位幅度转换器114的相位误差校准;此时，所述电荷域相位误差校准电路的校准模式结束；在上述校准过程中，控制电路（12同时产生的每一组第一N位校准码、第二N位校准码与K位选择码必须一一对应，即：第J组第一N位校准码及第二N位校准码均必须和第J组K位选择码配合使用；其中，L为不大于2K的正整数，J为不大于L的正整数。4.如权利要求1所述电荷域相位误差校准电路，其特征是，所述的电荷域相位误差检测放大电路（1〇包括：电流检测电阻2〇、参考时钟产生电路21、鉴相器22、环路滤波器23和电荷域电压放大电路24;上述电路的连接关系为：电流检测电阻20的两端分别连接到电荷域相位误差检测放大电路（10的第一输入端和第二输入端，并分别连接到鉴相器22的第一输入端和第二输入端;参考时钟产生电路21在K位选择码的控制下，产生基准时钟并连接到鉴相器22的第三输入端;鉴相器22对3个输入端的信号进行进一步的相位比较得到相位误差信号;相位误差信号经过环路滤波器23滤波得到电压信号Vi;Vi经过电荷域电压放大电路24放大得到误差信号Vop和Von。5.如权利要求1所述电荷域相位误差校准电路，其特征是，所述的K位电荷域模数转换器11包括:P级基于电荷域信号处理技术的流水线子级电路，用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程;第P+1级，也是最后一级A-bitFlash模数转换器电路，将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大;延时同步寄存器，用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块;数字校正电路模块，用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码；其中，R为正整数，P和A均为不大于R的正整数。6.如权利要求1所述电荷域相位误差校准电路，其特征是，所述第一延迟电路15和第二延迟电路（16均采用相同的延迟电路，结构包括:N个延时缓冲单元和N个K位延迟寄存器;其中，第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输入端全部连接到K位延迟码，控制信号输入端全部连接到校准控制信号Ctrl;第一延时缓冲单元〜第N延时缓冲单元的延迟码输入端分别连接到第一K位延迟寄存器〜第N个K位延迟寄存器的延迟码输出端，第一延时缓冲单元〜第N延时缓冲单元的数据输出端分别连接到第1位转换码〜第N位转换码并输出，第一延时缓冲单元〜第N延时缓冲单元的第一控制信号输入端全部连接到校准控制信号Ctrl的反向信号Ctrln，第一延时缓冲单元〜第N延时缓冲单元的第二控制信号输入端全部连接到信号Ctrl。7.如权利要求6所述电荷域相位误差校准电路，其特征是，所述延迟电路能够工作于校准和补偿模式两种模式；在校准模式下时，Ctrl信号有效，第1位转换码〜第N位输入码无效，输入码对于N位转换码的输出无任何影响，第1位校准码〜第N位校准码分别经第一延时缓冲电路〜第N延时缓冲电路后得到第1位转换码〜第N位转换码并输出，K位延迟码被输入到第一K位延迟寄存器〜第N个K位延迟寄存器中并被锁存保持不变;在补偿模式下时，Ctrln信号有效，第1位转换码〜第N位输入码有效，并经延时缓冲电路后得到第1位转换码〜第N位转换码并输出，第1位校准码〜第N位校准码无效，第一K位延迟寄存器〜N个K位延迟寄存器中所存储的K位延迟码被输入到第一延时缓冲电路〜第N延时缓冲电路中进行延时补偿。8.如权利要求1所述电荷域相位误差校准电路，其特征是，所述控制电路（12包括:核心控制电路、ROM读出电路、第一延迟码产生电路、第二延迟码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器；上述电路的连接关系为:核心控制电路的第一输出端连接到ROM读出电路的输入端，核心控制电路的第二输出端连接到第一延迟码产生电路的控制输入端，核心控制电路的第三输出端连接到第二延迟码产生电路的控制输入端，核心控制电路的第四输出端连接到运算电路的控制输入端，核心控制电路的第五输出端连接到选择码产生电路的控制输入端，核心控制电路的第六输出端产生校准控制信号Ctrl，核心控制电路的第七输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号;ROM读出电路根据核心控制电路的控制指令产生ROM地址码;运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生第一K位误差码和第二K位误差码;第一延迟码广生电路的数据输入纟而接收运算电路数据输出纟而发送的第一K位误差码，并根据核心控制电路的控制指令产生第一K位延迟码;第二延迟码产生电路的数据输入端接收运算电路数据输出端发送的第二K位误差码，并根据核心控制电路的控制指令产生第二K位延迟码；选择码产生电路根据核心控制电路的控制指令产生K位选择码;K位寄存器的数据输入端接收所述K位电荷域模数转换器（11的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路;SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块13进行数据读取和写入。9.采用权利要求1所述电荷域相位误差校准电路的DDS电路，其特征是，包括权利要求1所述的电荷域相位误差校准电路110，还包括:相位累加器（113、相位幅度转换器114、N位电流模DAC115、时钟产生电路111和模式控制电路112;上述电路的连接关系如下:模式控制电路（112的第一校准控制信号输出端连接到相位累加器113、相位幅度转换器114和N位电流模DAC115的校准信号控制端，模式控制电路112的第二校准控制信号输出端连接到时钟产生电路111的校准信号控制端，模式控制电路（112的第三校准控制信号输出端连接到电荷域相位误差校准电路（110的校准信号控制端;相位累加器（113的输出连接到电荷域相位误差校准电路（110的X位相位控制输入码输入端;相位幅度转换器114的相位控制输入端连接到电荷域相位误差校准电路（110的X位转换码输出端，相位幅度转换器114输出的N位幅度控制输入码连接到电荷域相位误差校准电路（110的N位幅度控制输入码输入端;N位电流模DAC115根据第一校准控制信号、N位转换码、工作时钟f0和校准时钟fc的控制下产生输出差分电流信号lop和Ion;电荷域相位误差校准电路110在校准时钟fc和第三校准控制信号的控制下，通过检测差分电流信号I〇P和Ion并进行处理，得到经过相位补偿的X位转换码和N位转换码并分别输出到相位幅度转换器114和N位电流模DAC115;时钟产生电路（111在第二校准控制信号的控制下，产生校准时钟fc和工作时钟f0,工作时钟f0用于控制校准时钟相位累加器113、相位幅度转换器114和N位电流模DAC115，校准时钟fc用于控制相位幅度转换器114、N位电流模DAC115和电荷域相位误差校准电路110。10.如权利要求9所述的DDS电路，其特征是，有校准模式和补偿模式两种工作模式;并且在电路工作时先进入校准模式，后进入补偿模式；电路在进入校准模式时，模式控制电路（112通过第二校准控制信号控制时钟产生电路（111关闭工作时钟f〇,输出校准时钟fc;模式控制电路（112还通过第三校准控制信号控制电荷域相位误差校准电路开始对DDS电路进行相位误差校准;模式控制电路112还通过第一校准控制信号控制相位累加器（113、相位幅度转换器114和N位电流模DAC115进入校准模式；相位幅度转换器（114、电荷域相位误差校准电路和N位电流模DAC115将会在校准时钟fc的控制下，开始DDS相位误差校准工作；首先进行N位电流模DAC115的相位误差所引起DDS相位误差的校准，然后进行相位幅度转换器（114的相位误差所引起DDS相位误差的校准，此时X位相位控制输入码和N位幅度控制输入码处于无效状态；在进入补偿模式时，模式控制电路（112通过第二校准控制信号控制时钟产生电路111关闭校准时钟fc，输出工作时钟f0;模式控制电路（112还通过第三校准控制信号控制电荷域相位误差校准电路（110开始对DDS电路进行相位误差补偿，将经过相位补偿的X位转换码和m立转换码并分别输出到相位幅度转换器（114和N位电流模DAC115;模式控制电路（112还通过第一校准控制信号控制相位累加器113、相位幅度转换器114和N位电流模DAC115进入正常工作模式，相位幅度转换器114和N位电流模DAC115将会在工作时钟f0的控制下工作;X位相位控制输入码和N位幅度控制输入码开始有效。

百度查询： 黄山学院 电荷域相位误差校准电路及采用该校准电路的DDS电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD