申请/专利权人：西安电子科技大学

申请日：2017-05-05

公开（公告）日：2020-01-10

公开（公告）号：CN107123690B

主分类号：H01L29/868(20060101)

分类号：H01L29/868(20060101);H01L29/06(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.01.10#授权;2017.09.29#实质审查的生效;2017.09.01#公开

摘要：本发明涉及一种固态等离子PIN二极管。该器件包括SOI衬底101；第一P区台阶102、第一N区台阶103、第二P区台阶104、第二N区台阶105、第三P区台阶106及第三N区台阶107，分别设置于SOI衬底101内并位于SOI衬底101的两侧；其中，第二P区台阶104及第二N区台阶105分别位于第一P区台阶102及第一N区台阶103的下侧；第三P区台阶106及第三N区台阶107分别位于第二P区台阶104及第二N区台阶105的下侧。本发明通过在SOI衬底上制备多个台阶形成多层沟道，利用两个沟道内高浓度载流子的叠加作用使得整个本征区内载流子浓度达到均匀，从而提高了横向PIN二极管的功率密度，增强了PIN二极管的固态等离子体特性。

主权项：1.一种固态等离子PIN二极管，其特征在于，包括：SOI衬底101；所述SOI衬底101的两端均设置有源区沟槽，所述有源区沟槽上至下具有第一层沟道、第二层沟道和第三层沟道，所述第一层沟道、所述第二层沟道和所述第三层沟道形成台阶状；第一P区台阶102、第一N区台阶103、第二P区台阶104、第二N区台阶105、第三P区台阶106及第三N区台阶107；所述第一P区台阶102、所述第二P区台阶104、所述第三P区台阶106分别位于所述SOI衬底101的一端的所述第一层沟道上、所述第二层沟道上、所述第三层沟道上；所述第一N区台阶103、所述第二N区台阶105、所述第三N区台阶107分别位于所述SOI衬底101的另一端的所述第一层沟道上、所述第二层沟道上、所述第三层沟道上；其中，所述第二P区台阶104及所述第二N区台阶105分别位于所述第一P区台阶102及所述第一N区台阶103的下侧；所述第三P区台阶106及所述第三N区台阶107分别位于所述第二P区台阶104及所述第二N区台阶105的下侧。

全文数据：固态等离子PIN二极管技术领域[0001]本发明涉及集成电路技术领域，特别涉及一种固态等离子PIN二极管。背景技术[0002]当前，以集成电路为核心的电子信息产业超越了汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。半导体器件作为集成电路的基础器件，在消费类电子、计算机及外设、网络通信等领域，在智能手机、平板电脑、轨道交通、新能源、混合动力汽车、固态照明、便携医疗电子、智能穿戴等新兴市场，获得广泛的应用。[0003]横向PIN二极管是产生固态等离子体的重要半导体器件。经理论研宄发现，固态等离子PIN二极管在加直流偏压时，直流电流会在其表面形成自由载流子（电子和空穴组成的固态等离子体，该等离子体具有类金属特性，使得该等离子体可以接收、辐射和反射电磁波，其辐射特性与表面等离子体的微波传输特性、浓度及分布密切相关。目前所研宄的PIN二极管均只具有单层沟道，这样在加直流偏压时，本征区内的载流子分布会不均匀，本征区内深度越深的地方载流子浓度越低，使得等离子体区域在传输和辐射电磁波时性能衰减，而且这种二极管的功率密度低，使得这种单沟道PiN二极管的应用受到了很大的限制。[0004]因此，如何制作一种固态等离子PIN二极管来使得本征区内载流子分布变得均匀就变得尤为重要。发明内容[0005]因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种固态等离子PIN二极管。[0006]具体地，本发明一个实施例提出的一种固态等离子PIN二极管，包括：[0007]SOI衬底101;[0008]第一P区台阶102、第一N区台阶103、第二P区台阶104、第二N区台阶105、第三P区台阶106及第三N区台阶107,分别设置于所述SOI衬底101内并位于所述SOI衬底101的两侧;其中，[0009]所述第二P区台阶104及所述第二N区台阶105分别位于所述第一P区台阶102及所述第一N区台阶103的下侧；[0010]所述第三P区台阶106及所述第三N区台阶1〇7分别位于所述第二P区台阶104及所述第二N区台阶105的下侧。[0011]在本发明的一个实施例中，还包括隔离材料1〇8,所述隔离材料108填充于制作所述第一P区台阶102、所述第一N区台阶103、所述第二P区台阶104、所述第二N区台阶105、所述第三P区台阶106及所述第三N区台阶107时形成的沟槽中。[0012]在本发明的一个实施例中，还包括第一引线1〇9和第二引线110;其中，[0013]所述第一引线109连接所述第一p区台阶102、第二P区台阶104及所述第三P区台阶106；[0014]所述第二引线110连接所述第一N区台阶103、第二N区台阶1〇5及所述第三N区台阶107。[0015]在本发明的一个实施例中，所述SOI衬底101的掺杂类型为P型，掺杂浓度为IX1〇14〜9X1014cm—3。[0016]在本发明的一个实施例中，所述SOI衬底101中顶层硅1〇〇3的厚度为100M1。[0017]在本发明的一个实施例中，所述第一P区台阶102和所述第一N区台阶103的上表面分别距所述顶层硅1003上表面的距离为30〜lOOnin;所述第二P区台阶104和所述第二N区台阶105的上表面分别距所述第一P区台阶102和所述第一N区台阶103上表面的距离为1〇〇〜300mn;所述第三P区台阶106和所述第三N区台阶107的上表面距所述第二P区台阶1〇4和所述第二N区台阶105上表面的距离为300〜500nm。[0018]在本发明的一个实施例中，所述第一P区台阶102、所述第一N区台阶103、所述第二P区台阶104、所述第二N区台阶105、所述第三P区台阶106和所述第三N区台阶1〇7的厚度均为100nm〇[0019]在本发明的一个实施例中，所述第一P区台阶102、所述第一N区台阶103、所述第二P区台阶104、所述第二N区台阶105、所述第三P区台阶106和所述第三N区台阶1〇7的掺杂浓度均为1X1018〜5X1018Cm—3。[0020]在本发明的一个实施例中，还包括钝化层111，设置于隔离材料108、所述第一引线109及所述第二引线110的上表面。[0021]在本发明的一个实施例中，所述钝化层111的材料为氮化硅。[0022]本发明PIN二极管通过在SOI衬底上制备多个台阶形成多层沟道，当在接触电极上外加正向电压时，利用两个沟道内高浓度载流子的叠加作用使得整个本征区内载流子浓度达到均匀，从而提高了横向PIN二极管的功率密度，增强了PIN二极管的固态等离子体特性。[0023]通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。附图说明[0024]下面将结合附图，对本发明的具体实施方式进行详细的说明。[0025]图1为本发明实施例提供的一种固态等离子PIN二极管的结构示意图；[0026]图2a-图此为本发明实施例的一种固态等离子PIN二极管的制备方法示意图。[0027]图3为本发明实施例提供的另一种固态等离子PIN二极管的结构示意图。具体实施方式[0028]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。[0029]实施例一[0030]请参见图1，图1为本发明实施例提供的一种固态等离子PIN二极管的结构示意图。本发明固态等离子PIN二极管1〇包括：[0031]SOI衬底101;—[0032]第一p区台阶1〇2、第一N区台阶1〇3、第二P区台阶1〇4、第二N区台阶105、第三P区台阶106及第三N区台阶107,分别设置于所述观衬底101内并位于所述s〇I衬底101的两侧；其中1，[0033]所述第二p区台阶104及所述第二N区台阶1〇5分别位于所述第一P区台阶1〇2及所述第一N区台阶103的下侧；[0034]所述第三p区台阶106及所述第三N区台阶107分别位于所述第二P区台阶104及所述第二N区台阶105的下侧。[0035]可选地，还包括隔离材料108,所述隔离材料108填充于制作所述第一P区台阶1〇2、所述第一N区台阶103、所述第二P区台阶1〇4、所述第二N区台阶105、所述第三P区台阶1〇6及所述第三N区台阶107时形成的沟槽中。[0036]可选地，还包括第一引线109和第二引线110;其中，[0037]所述第一引线109连接所述第一P区台阶1〇2、第二P区台阶104及所述第三P区台阶106；[0038]所述第二引线110连接所述第一N区台阶103、第二N区台阶105及所述第三N区台阶107〇[0039]可选地，所述SOI衬底101的掺杂类型为P型，掺杂浓度为1X1014〜9X1014cnf3。[0040]可选地，所述SOI衬底101中顶层硅1003的厚度为lOOwii。[0041]可选地，所述第一P区台阶102和所述第一N区台阶103的上表面分别距所述顶层桂1003上表面的距离为30〜lOOnrn;所述第二P区台阶104和所述第二N区台阶105的上表面分别距所述第一P区台阶1〇2和所述第一N区台阶103上表面的距离为100〜300nm;所述第三P区台阶106和所述第三N区台阶107的上表面距所述第二P区台阶（104和所述第二N区台阶105上表面的距离为300〜500nm。[0042]可选地，所述第一P区台阶102、所述第一N区台阶103、所述第二P区台阶1〇4、所述第二N区台阶105、所述第三P区台阶106和所述第三N区台阶107的厚度均为lOOnm。[0043]可选地，所述第一P区台阶102、所述第一N区台阶103、所述第二P区台阶1〇4、所述第二N区台阶105、所述第三P区台阶106和所述第三N区台阶107的掺杂浓度均为1X1018〜5X1018cm_3〇[0044]可选地，还包括钝化层111，设置于隔离材料108、所述第一引线109及所述第二引线110的上表面。[0045]可选地，所述钝化层111的材料为氮化硅。[0046]常规制作的固态等离子PIN二极管均为单层沟道，处于激发状态的本征区内载流子浓度分布不均与，造成辐射特性变差。本发明的多沟道二极管解决了本征区内载流子分布不均这一问题，改善了二极管的性能。[0047]实施例二[0048]请参见图2a-图办，图2a-图2r为本发明实施例的一种固态等离子PIN二极管的制备方法示意图，其他类型的多沟道PIN二极管的制备方法与本例类似，具体步骤如下：[0049]S10、选取S0I衬底。[0050]请参见图2a，该的晶向为（100，该SOI衬底201的掺杂类型为P型，掺杂浓度为1014cnf3;SOI衬底201的顶层硅的厚度为lOOum。[0051]S20、在所述SOI衬底表面淀积一层氮化硅。[0052]请参见图2b，米用化学气相沉积ChemicalVaporDeposition，简称CVD的方法，在SOI衬底201上淀积氮化硅层202。[0053]S30、刻蚀S0I衬底形成有源区沟槽。[0054]请参见图2c，利用光刻工艺在氮化硅层202上形成有源区图形，利用干法刻蚀工艺在指定位置处刻蚀保护层氮化硅层202及顶层硅从而形成有源区沟槽203。[0055]S40、有源区四周平坦化处理。[0056]请参见图2d，氧化有源区的四周侧壁以使有源区的四周侧壁形成氧化层204。[0057]请参见图2e，利用湿法刻蚀工艺刻蚀有源区的四周侧壁氧化层以完成有源区的四周侧壁平坦化，[0058]S50、淀积一层二氧化硅。[0059]请参见图2f，利用CVD方法在整个材料表面淀积一层二氧化硅层205。[0060]S60、光刻二氧化硅层。[0061]请参见图2g，利用光刻工艺在二氧化硅层205上形成P区图形，利用湿法刻蚀工艺去除P区图形上的二氧化硅层205。[0062]S70、形成第一层沟道、第二层沟道和第三层沟道的P区。[0063]请参见图2h，具体做法可以是:利用原位掺杂的方法，在整个衬底表面的P区图形上淀积P型硅形成第一层沟道的P区2061、第二层沟道的P区2062和第三层沟道的P区2063，通过控制气体流量来控制P区的掺杂浓度。[0064]S80、平整化衬底表面。[0065]请参见图2i，具体做法可以是:先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层205。[0066]S90、在所述衬底表面淀积一层二氧化硅。[0067]请参见图2j，具体做法可以是:利用CVD方法在整个材料表面淀积二氧化硅层207。[0068]S100、光刻二氧化硅层。[0069]请参见图2k，利用光刻工艺在二氧化硅层207上形成N区图形;利用湿法刻蚀工艺去除N区上的二氧化硅层207。[0070]S110、形成第一层沟道、第二层沟道和第三层沟道的N区。[0071]请参见图21，利用原位掺杂的方法，在S0I衬底201表面的N区图形上淀积N型硅形成第一层沟道的N区2081、第二层沟道的N区2082和第三层沟道的N区2083,通过控制气体流量来控制N区的掺杂浓度。[0072]S120、平整化衬底表面。[0073]请参见图2tn，先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除整个材料表面的二氧化硅层207。[0074]S130、衬底表面平坦化。[0075]请参见图2n，可以利用CMP的方法，去除所述衬底表面的氮化硅层202，从而使整个材料表面平整化。LWOjW4U、従枳二氧化硅。[0077]雜见图2〇,糊CVD方法在整个材料麵淀积—层隔离材料期[0078]S150、杂质激活。°[0079]在950-1150,T退火〇_5〜2分钟，使离子注入的杂质激活、并且推进有源区中杂质。[0080]S160、在P、N接触区光刻引线孔。[0081]请参照图2p，在二氧化硅209上光刻引线孔210。[0082]S170、形成引线。[0083]请参照图2q，可以在引线孔210溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属;再在整个材料表面溅射金属211，光刻引线，并将引线连接。[0084]S180、钝化处理，光刻PAD。[0085]请参照图2r，可以通过淀积氮化硅（SiN形成钝化层212,光刻pad。最终形成固态等离子PIN二极管。[0086]常规制作的固态等离子PIN二极管均为单层沟道，处于激发状态的本征区内载流子浓度分布不均与，造成辐射特性变差。本发明的多沟道二极管解决了本征区内载流子分布不均这一问题，改善了二极管的性能。[0087]实施例三[0088]请参照图3,图3为本发明实施例提供的另一种固态等离子PIN二极管的结构示意图。该固态等离子PIN二极管采用上述实施例所示的制备方法制成。具体地，该固态等离子PIN二极管在SOI衬底301上制备形成，且PIN二极管第一沟道的P区301、N区302、第二沟道的P区303、N区304和第三沟道的P区305、N区306以及横向位于P区和N区之间的I区均位于该SOI衬底的顶层硅3011内。[0089]综上所述，本文中应用了具体个例对本发明本发明实施例提供的一种固态等离子PIN二极管的实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

权利要求：1.一种固态等离子PIN二极管，其特征在于，包括：SOI衬底（101;第一P区台阶（102、第一N区台阶（103、第二P区台阶（104、第二N区台阶（105、第三P区台阶（106及第三N区台阶（107，分别设置于所述SOI衬底（101内并位于所述SOI衬底101的两侧;其中，所述第二P区台阶（104及所述第二N区台阶（105分别位于所述第一P区台阶（102及所述第一N区台阶103的下侧；所述第三P区台阶（106及所述第三N区台阶（107分别位于所述第二P区台阶（104及所述第二N区台阶105的下侧。2.根据权利要求1所述的固态等离子PIN二极管，其特征在于，还包括隔离材料（108，所述隔离材料108填充于制作所述第一P区台阶（102、所述第一N区台阶（103、所述第二P区台阶（104、所述第二N区台阶（105、所述第三P区台阶（106及所述第三N区台阶（107时形成的沟槽中。3.根据权利要求1所述的固态等离子PIN二极管，其特征在于，还包括第一引线（109和第二引线110;其中，所述第一引线（109连接所述第一P区台阶（102、第二P区台阶104及所述第三P区台阶（106;所述第二引线（110连接所述第一N区台阶（103、第二N区台阶105及所述第三N区台阶（107。4.根据权利要求1所述的固态等离子PIN二极管，其特征在于，所述SOI衬底（101的掺杂类型为P型，掺杂浓度为1X1014〜9X1014cnf3。5.根据权利要求3所述的固态等离子PIN二极管，其特征在于，所述SOI衬底（101中顶层硅1003的厚度为100M1。6.根据权利要求3所述的固态等离子PIN二极管，其特征在于，所述第一P区台阶（1〇2和所述第一N区台阶（103的上表面分别距所述顶层硅（1003上表面的距离为3〇〜l〇〇nm;所述第二P区台阶（104和所述第二N区台阶（105的上表面分别距所述第一P区台阶（1〇2和所述第一N区台阶（103上表面的距离为100〜30〇nm;所述第三P区台阶（1〇6和所述第三N区台阶（107的上表面距所述第二P区台阶（104和所述第二N区台阶（105上表面的距离为300〜500nm。7.根据权利要求1所述的固态等离子PIN二极管，其特征在于，所述第一P区台阶（1〇2、所述第一N区台阶（103、所述第二P区台阶（104、所述第二N区台阶（105、所述第三P区台阶（106和所述第三N区台阶（107的厚度均为100nm。8.根据权利要求1所述的固态等离子PIN二极管，其特征在于，所述第一P区台阶（1〇2、所述第一N区台阶（1〇3、所述第二P区台阶（104、所述第二N区台阶（1〇5、所述第三P区台阶（106和所述第三N区台阶107的掺杂浓度均为1X1〇18〜5X1018cnf3。9.根据权利要求1所述的固态等离子PIN二极管，其特征在于，还包括钝化层（111，设置于隔离材料108、所述第一引线（109及所述第二引线110的上表面。10.根据权利要求9所述的固态等离子PIN二极管，其特征在于，所述钝化层（111的材料为氮化硅。

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