【发明公布】一种基于逐步逼近式PID控制算法的DLL系统_电子科技大学_201911228168.7 

申请/专利权人:电子科技大学

申请日:2019-12-04

发明/设计人:李荣宽;吕瑞伟;袁媛

公开(公告)日:2020-02-04

代理机构:电子科技大学专利中心

公开(公告)号:CN110750048A

代理人:周刘英

主分类号:G05B11/42(20060101)

地址:611731 四川省成都市高新区(西区)西源大道2006号

分类号:G05B11/42(20060101);G05B13/04(20060101);H03L7/08(20060101)

优先权:

专利状态码:在审-公开

法律状态:2020.02.04#公开

摘要:本发明提供了一种基于逐步逼近式PID控制算法的DLL系统,该系统包括:锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块组成,并且系统时钟是整个系统的主时钟,参考时钟是需要被锁定的时钟信号,锁相输出时钟是锁定后的时钟信号,该系统不断循环调节锁相输出时钟,经过数个循环后,最终输出与参考时钟固定相位差的时钟信号。本系统的参考时钟既可以工作在高频段,也可以工作在低频段;不需要延迟线,可以减小面积并降低功耗;避免了延时单元延时时间不一致的问题;设计复杂度低,实现简单,易于在FPGA和ASIC上实现该设计。

主权项:1.一种基于逐步逼近式PID控制算法的DLL系统,其特征在于,该延迟锁相环Delay-LockedLoop,DLL系统在FPGA上进行实现,并且该DLL系统由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式比例积分微分proportional-integral-derivative,PID控制模块、可变模分频模块和初始化模块组成,并且系统时钟Sysclk是整个DLL系统的主时钟,参考时钟Refclk是需要被锁定的时钟信号,锁相输出时钟Dllclk是锁定后的时钟信号;所述系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块;所述参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块;所述锁相输出时钟Dllclk连接锁相输出时钟上升沿检测模块;所述锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端;所述误差计数模块的输出端连接到逐步逼近式PID控制模块的输入端;所述逐步逼近式PID控制模块的输出端连接到可变模分频模块的输入端;所述可变所述模分频模块的输出信号Dllclk即为整个DLL系统的输出信号;所述初始化模块的输出端连接到可变模分频模块的输入端。

全文数据:

权利要求:

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