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【发明授权】存储器管理方法、存储器控制电路单元与存储器存储装置_群联电子股份有限公司_201610023393.7 

申请/专利权人:群联电子股份有限公司

申请日:2016-01-14

公开(公告)日:2020-02-14

公开(公告)号:CN106970763B

主分类号:G06F3/06(20060101)

分类号:G06F3/06(20060101)

优先权:

专利状态码:有效-授权

法律状态:2020.02.14#授权;2017.08.15#实质审查的生效;2017.07.21#公开

摘要:本发明提供一种存储器管理方法、存储器控制电路单元与存储器存储装置。其存储器管理方法,包括接收写入指令与对应所述写入指令的第一数据与第一指示信息,其中第一指示信息用以指示将第一数据写入至第一逻辑单元的多个逻辑子单元中的至少一第一逻辑子单元;根据第一指示信息来对第一数据执行对位操作;若在所述对位操作的期间没有发生预定事件,将经由对位操作所获得的已对位第一数据写入至第一实体程序化单元;以及若在所述对位操作的期间发生预定事件,停止对位操作,并且将第一数据与第一指示信息储存至第一实体抹除单元中,其中第一指示信息作为对应第一数据的第一有效位信息被储存至第一实体抹除单元中。本发明可有效地节省数据备份的时间。

主权项:1.一种存储器管理方法,用于一可复写式非易失性存储器模块,其特征在于,所述可复写式非易失性存储器模块包括多个实体抹除单元,其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元,所述存储器管理方法包括:接收一写入指令与对应所述写入指令的一第一数据与一第一指示信息,其中所述写入指令用以指示将所述第一数据写入至一第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述多个逻辑子单元中的至少一第一逻辑子单元;根据所述第一指示信息来对所述第一数据执行对应所述第一数据的一对位操作;若在所述对位操作的期间没有发生一预定事件,将经由所述对位操作所获得的一已对位第一数据写入至一第一实体程序化单元;以及若在所述对位操作的期间发生所述预定事件,停止所述对位操作,并且将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述多个实体抹除单元中的一第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的一第一有效位信息被储存至所述第一实体抹除单元中。

全文数据:内存管理方法、内存控制电路单元与内存储存装置技术领域[0001]本发明涉及一种内存管理方法,尤其涉及一种内存管理方法、内存控制电路单元与内存储存装置。背景技术[0002]数字相机、手机与MP3在这几年来的成长十分迅速,使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性内存rewritablenon-volatilememory具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性,最适于此些电子产品。因此,近年闪存产业成为电子产业中相当热门的一环。例如,广泛用于行动电子装置上的嵌入式多媒体卡embeddedMultiMediaCard,eMMC就是一种以闪存作为储存媒体的储存装置。[0003]一般来说,使用可复写式非易失性内存的储存装置如,固态硬盘),当临预定事件发生时,会需要在极短的时间内将尚未被写入至储存装置的用户数据备份或写入至储存装置。因此,如何节省备份或写入)尚未被写入的用户数据所耗费的时间,是此领域技术人员所致力的目标。发明内容[0004]本发明提供一种内存管理方法、内存控制电路单元与内存储存装置,可有效地节省数据备份的时间。[0005]本发明的一范例实施例提供用于可复写式非易失性内存模块的一种内存管理方法,其中所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述实体抹除单元的每一个实体抹除单元具有多个实体程序化单元。所述内存管理方法包括接收写入指令与对应所述写入指令的第一数据与第一指示信息,其中所述写入指令用以指示将所述第一数据写入至第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述逻辑子单元中的至少一第一逻辑子单元;根据所述第一指示信息来对所述第一数据执行对应所述第一数据的对位操作;若在所述对位操作的期间没有发生一预定事件,将经由所述对位操作所获得的一已对位第一数据写入至第一实体程序化单元;以及若在所述对位操作的期间发生所述预定事件,停止所述对位操作,并且将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述实体抹除单元中的第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的第一有效位信息被储存至所述第一实体抹除单元中。_[0006]在本发明的一实施例中,其中在上述根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的步骤包括从映射至所述第一逻辑单元的第二实体程序化单元读取一第二数据;以及根据所述第二数据与所述第一数据产生所述已对位第一数据。[0007]在本发明的一实施例中,上述的内存管理方法还包括在所述预定事件发生后,根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位信息对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据。[0008]在本发明的一实施例中,其中所述第一有效位信息具有多个有效位值,其中所述有效位值的每一个有效位值分别对应所述第一逻辑单元的所述逻辑子单元的每一个逻辑子单元,其中在所述有效位值中对应所述至少一第一逻辑子单元的所述有效位值为第一数值,其中在所述有效位值中不对应所述至少一第一逻辑子单元的所述有效位值为第二数值。[0009]在本发明的一实施例中,其中在上述根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位信息对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述己对位第一数据的步骤包括辨识所述有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单元;以及根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据;以及根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述己对位第一数据。[0010]在本发明的一实施例中,其中所述预定事件为电源错误事件、快速执行工作队列事件或清除工作队列事件。[0011]本发明的一范例实施例提供用于控制内存储存装置的一种内存控制电路单元。所述内存控制电路单元包括主机接口、内存接口与内存管理电路。主机接口电性连接至主机系统。内存接口电性连接至可复写式非易失性内存模块,其中所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述实体抹除单元的每一个实体抹除单元具有多个实体程序化单元。内存管理电路包括第一处理单元、第二处理单元、第三处理单元与第四处理单元。第一处理单元电性连接所述内存接口。第二处理单元电性连接所述第一处理单元。第三处理单元电性连接所述主机接口。第四处理单元电性连接所述第一处理单元、所述第二处理单元与第三处理单元。所述第三处理单元接收写入指令与对应所述写入指令的第一数据与第一指示信息,其中所述写入指令用以指示将所述第一数据写入至第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述逻辑子单元中的至少一第一逻辑子单元。所述第四处理单元与所述第一处理单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的对位操作。若在所述对位操作的期间没有发生预定事件,所述第一处理单元将经由所述对位操作所获得的已对位第一数据写入至第一实体程序化单元。以及,若在所述对位操作的期间发生所述预定事件,所述第四处理单元与所述第一处理单元停止所述对位操作,并且所述第一处理单元将对应所述写入指令的所述第一数据与所述第一指不彳目息储存至所述实体抹除单元中的第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的一第一有效位信息被储存至所述第一实体抹除单元中。_[0012]在本发明的一实施例中,其中在上述所述第四处理单元与所述第一处理单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的运作中,所述第一处理单元从映像至所述第一逻辑单元的第二实体程序化单元读取第二数据。并且,所述第四处理单元根据所述第二数据与所述第一数据产生所述已对位第一数据。[0013]在本发明的一实施例中,在所述预定事件发生后,所述第二处理单元与所述第一处理单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据。[0014]在本发明的一实施例中,其中所述第一有效位信息具有多个有效位值,其中所述有效位值的每一个有效位值分别对应所述第一逻辑单元的所述逻辑子单元的每一个逻辑子单元,其中在所述有效位值中对应所述至少一第一逻辑子单元的所述有效位值为第一数值,其中在所述有效位值中不对应所述至少一第一逻辑子单元的所述有效位值为第二数值。[0015]在本发明的一实施例中,其中在上述所述第二处理单元与所述第一处理单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述己对位第一数据的运作中,所述第一处理单元辨识所述有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单元。所述第一处理单元根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据,其中所述第二处理单元根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述已对位第一数据。[0016]本发明的一范例实施例提供一种内存储存装置,包括连接接口单元、可复写式非易失性内存模块与内存控制电路单元。连接接口单元电性连接至主机系统。所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述实体抹除单元的每一个实体抹除单元具有多个实体程序化单元。内存控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性内存模块。所述内存控制电路单元接收写入指令与对应所述写入指令的第一数据与第一指示信息,其中所述写入指令用以指示将所述第一数据写入至第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述逻辑子单元中的至少一第一逻辑子单元。所述内存控制电路单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的对位操作。若在所述对位操作的期间没有发生预定事件,所述内存控制电路单元将经由所述对位操作所获得的已对位第一数据写入至第一实体程序化单元。若在所述对位操作的期间发生所述预定事件,所述内存控制电路单元停止所述对位操作,并且将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述实体抹除单元中的第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的第一有效位信息被储存至所述第一实体抹除单元中。[0017]在本发明的一实施例中,其中在上述所述内存控制电路单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的运作中,所述内存控制电路单元从映像至所述第一逻辑单元的第二实体程序化单元读取第二数据,其中所述内存控制电路单元根据所述第二数据与所述第一数据产生所述已对位第一数据。[0018]在本发明的一实施例中,在所述预定事件发生后,所述内存控制电路单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述己对位第一数据。[0019]在本发明的一实施例中,其中在上述所述内存控制电路单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据的运作中,所述内存控制电路单元辨识所述有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单元。所述内存控制电路单元根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据,并且根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述已对位第一数据。[0020]基于上述,本范例实施例所提供的内存管理方法、内存控制电路单元与内存储存装置,可在面临预定事件时,在不需计算对位操作的进度且利用原有的指示信息的情况下,可以快速地将原本用来对写入数据进行对位操作的指示信息与写入数据储存至预定的实体抹除单元中,进而节省处理预定事件的时间。[0021]为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。附图说明[00221图1是根据本发明的一范例实施例所显示的主机系统、内存储存装置及输入输出IO装置的示意图;[0023]图2是根据本发明的另一范例实施例所显示的主机系统、内存储存装置及1〇装置的不意图;[0024]图3是根据本发明的另一范例实施例所显示的主机系统与内存储存装置的示意图;”[0025]图4是根据本发明的一范例实施例所显示的内存储存装置的概要方框图;[0026]图5是根据一范例实施例所显示的内存控制电路单元的概要方框图;[0027]图6是根据一范例实施例所显示的内存管理电路的概要方框图;[0028]图7是根据一范例实施例所显示的对应写入指令的数据与指示信息的示意图;[00291图8是根据一范例实施例所显示的根据指示信息读取数据的示意图;[M30]图9是根据一范例实施例所显示的已对位数据与对应己对位数据的有效位信_的示意图;°[0031]图1〇是根据一范例实施例所显示的内存管理方法的流程图。[0032]附图标记:[0033]10:内存储存装置[0034]11:主机系统[0035]110:系统总线[0036]m:处理器[0037]112:随机存取内存[0038]113:只读存储器[0039]114:数据传输接口[0040]12:IO装置[0041]20:主板[0042]201:随身碟[0043]202:记忆卡[0044]203:固态硬盘[0045]204:无线内存储存装置[0046]205:全球定位系统模块[0047]206:网络适配器[0048]207:无线传输装置[0049]208:键盘[0050]209:屏幕[0051]210:喇叭[0052]211:鼠标[0053]30:内存储存装置[0054]31:主机系统[0055]32:SD卡[0056]33..CF卡[0057]34:嵌入式储存装置[0058]341:嵌入式多媒体卡[0059]342:嵌入式多芯片封装储存装置[0060]402:连接接口单元[0061]404:内存控制电路单元[0062]406:可复写式非易失性内存模块[0063]4100〜410N:实体抹除单元[0064]502:内存管理电路[0065]504:主机接口[0066]506:内存接口[0067]508:缓冲存储器[0068]510:电源管理电路[0069]512:错误检查与校正电路[0070]610:第一处理单元[0071]620:第二处理单元[0072]630:第三处理单元[0073]640:第四处理单元[0074]700:第一数据[0075]710:第一逻辑单元[0076]7200〜7207:逻辑子单元[0077]730:第一指示信息[0078]7400〜7407:第一指示信息的位值第一位值)[0079]800:第二数据[0080]820:第二有效位信息[0081]830:对应第二数据的第二有效位信息[0082]8400〜8407:第二有效位信息的有效位值[0083]900:已对位第一数据[0084]930:已对位第一指示信息[0085]94〇0〜9407:己对位第一指示信息的位值[0086]S1001、S1003、S1005、S1007:内存管理方法的流程步骤具体实施方式[0087]图1是根据本发明的一范例实施例所显示的主机系统、内存储存装置及输入输出IO装置的示意图。图2是根据本发明的另一范例实施例所显示的主机系统、内存储存装置及IO装置的示意图。[0088]请参照图1与图2,主机系统11一般包括处理器111、随机存取内存randomaccessmemory,RAM112、只读存储器readonlymemory,R0M113及数据传输接口114。处理器111、随机存取内存112、只读存储器113及数据传输接口114皆电性连接至系统总线systembus110〇[0089]在本范例实施例中,主机系统11是通过数据传输接口114与内存储存装置10电性连接。例如,主机系统11可经由数据传输接口114将数据写入至内存储存装置10或从内存储存装置10中读取数据。此外,主机系统11是通过系统总线110与IO装置12电性连接。例如,主机系统11可经由系统总线110将输出信号传送至IO装置12或从IO装置12接收输入信号。[0090]在本范例实施例中,处理器111、随机存取内存112、只读存储器113及数据传输接口114可设置在主机系统11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114,主板20可以经由有线或无线方式电性连接至内存储存装置10。内存储存装置10可例如是随身碟201、记忆卡202、固态硬盘SolidStateDrive,SSD203或无线内存储存装置204。无线内存储存装置204可例如是近距离无线通信(NearFieldCommunication,NFC内存储存装置、无线传真WiFi内存储存装置、蓝牙Bluetooth内存储存装置或低功耗蓝牙内存储存装置例如,iBeacon等以各式无线通信技术为基础的内存储存装置。此外,主板2〇也可以通过系统总线110电性连接至全球定位系统(GlobalPositioningSystem,GPS模块2〇5、网络适配器206、无线传输装置207、键盘208、屏幕209、喇叭21〇、鼠标211等各式10装置。例如,在一范例实施例中,主板20可通过无线传输装置207存取无线内存储存装置204。[0091]在一范例实施例中,所提及的主机系统为可实质地与内存储存装置配合以储存数据的任意系统。虽然在上述范例实施例中,主机系统是以计算机系统来作说明,然而,图3是根据本发明的另一范例实施例所显示的主机系统与内存储存装置的示意图。请参照图3,在另一范例实施例中,主机系统31也可以是数字相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统,而内存储存装置3〇可为其所使用的SD卡32、CF卡33或嵌入式储存装置M等各式非易失性内存储存装置。嵌入式储存装置34包括嵌入式多媒体卡embedded丽C,e疆C341和或嵌入式多心片封装储存装置(embeddedMultiChipPackage,eMCP3似等各类型将内存模块直接电性连接于主机系统的基板上的嵌入式储存装置。[0092]图4是根据本发明的一范例实施例所显示的内存储存装置的概要方框图。[0093]请参照图4,内存储存装置1〇包括连接接口单元4〇2、内存控制电路单元404与可复写式非易失性内存模块406。[0094]在本范例实施例中,连接接口单元402是兼容于序列先进附件SerialAdvancedTechnologyAttachment,SATA标准。然而,必须了解的是,本发明不限于此,连接接口单元402亦可以是符合并列先进附件(ParallelAdvancedTechnologyAttachment,PATA标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,IEEE1394标准、高速周边零件连接接口(PeripheralComponentInterconnectExpress,PCIExpress标准、通用串行总线(UniversalSerialBus,USB标准、安全数字(SecureDigital,SD接口标准、超高速一代UltraHighSpeed-I,UHS-I接口标准、超高速二代〇]1^1沿8113口661-11,1]1«-11接口标准、记忆棒1!6111〇巧3讨〇1^,3接口标准、多芯片封装Multi-ChipPackage接口标准、多媒体储存卡MultiMediaCard,MMC接口标准、嵌入式多媒体储存卡(EmbeddedMultimediaCard,eMMC接口标准、通用闪存(UniversalFlashStorage,UFS接口标准、嵌入式多芯片封装(embeddedMultiChipPackage,eMCP接口标准、小型快闪(CompactFlash,CF接口标准、整合式驱动电子接口(IntegratedDeviceElectronics,IDE标准或其他适合的标准。连接接口单元402可与内存控制电路单元404封装在一个芯片中,或者连接接口单元402是布设于一包含内存控制电路单元404的芯片外。t〇〇95]内存控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令,并且根据主机系统11的指令在可复写式非易失性内存模块406中进行数据的写入、读取与抹除等运作。[0096]可复写式非易失性内存模块406是电性连接至内存控制电路单元404,并且用以储存主机系统11所写入的数据。可复写式非易失性内存模块406具有实体抹除单元4100〜41〇N。例如,实体抹除单元4100〜410N可属于同一个内存晶粒die或者属于不同的内存晶粒。每一实体抹除单元分别具有多个实体程序化单元,其中属于同一个实体抹除单元之实体程序化单元可被独立地写入且被同时地抹除。然而,必须了解的是,本发明不限于此,每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。[0097]更详细来说,实体抹除单元为抹除的最小单位。即,每一实体抹除单元含有最小数目之一并被抹除的记忆胞。实体程序化单元为程序化的最小单元。即,实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据位区与冗余位区。数据位区包含多个实体存取地址用以储存用户的数据,而冗余位区用以储存系统的数据例如,控制信息与错误更正码)。在本范例实施例中,每一个实体程序化单元的数据位区中会包含8个实体存取地址(以下亦称,实体扇区),且一个实体扇区的大小为512字节byte。然而,在其他范例实施例中,数据位区中也可包含数目更多或更少的实体扇区,本发明并不限制实体存取地址的大小以及个数。在一范例实施例中,实体抹除单元为实体区块,并且实体程序化单元为实体页面,但本发明不以此为限。[0098]内存控制电路单元404会将实体抹除单元4100〜410-N逻辑地分组为数据区、闲置区、系统区与取代区。[00"]逻辑上属于数据区与闲置区的实体抹除单元是用以储存来自于主机系统11的数据。具体来说,数据区的实体抹除单元是被视为己储存数据的实体抹除单元,而闲置区的实体抹除单元是用以替换数据区的实体抹除单元。也就是说,当从主机系统11接收到写入指令与欲写入的数据时,内存控制电路单元404会从闲置区中提取实体抹除单元,并且将数据写入至所提取的实体抹除单元中,以替换数据区的实体抹除单元。逻辑上属于系统区的实体抹除单元是用以记录系统数据。例如,系统数据包括关于可复写式非易失性内存模块的制造商与型号、可复写式非易失性内存模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。逻辑上属于取代区中的实体抹除单元是用于坏实体抹除单元取代程序,以取代损坏的实体抹除单元。具体来说,倘若取代区中仍存有正常的实体抹除单元并且数据区的实体抹除单元损坏时,内存控制电路单元404会从取代区中提取正常的实体抹除单兀来更换损坏的实体抹除单元。[0100]特别是,数据区、闲置区、系统区与取代区的实体抹除单元的数量会依据不同的内存规格而有所不同。此外,必须了解的是,在内存储存装置10的运作中,实体抹除单元关联至数据区、闲置区、系统区与取代区的分组关系会动态地变动。例如,当闲置区中的实体抹除单元损坏而被取代区的实体抹除单元取代时,则原本取代区的实体抹除单元会被关联至闲置区。[0101]在一实施例中,内存控制电路单元404会配置逻辑单元以映像数据区的实体抹除单元,其中每一逻辑单元具有多个逻辑子单元。逻辑单元可以是逻辑区块logicalblock或是逻辑页面(logicalpage,并且对应地逻辑子单元可以是逻辑页面logicalpage或逻辑扇区(logicalsector。逻辑区块用以映像数据区的实体抹除单元。逻辑页面用以映像对应的实体抹除单元中的实体程序化单元。逻辑扇区用以映像对应的实体程序化单元的实体扇区。并且,当主机系统11欲写入数据至逻辑区块或更新储存于逻辑区块中的数据时,内存控制电路单元404会从闲置区中提取一个实体抹除单元来写入数据,以轮替数据区的实体抹除单元。[0102]在本范例实施例中,逻辑页面的大小为4千字节kilobytes,Kbytes,与实体程序化单元的大小相同。此外,每一逻辑页面具有8个逻辑扇区,但本发明不限于此,每一逻辑页面所具有的逻辑扇区的数目会对应每一逻辑页面所映像的实体程序化单元所具有的实体扇区的数目而变动例如,每一逻辑页面所具有的逻辑扇区的数目可为多于或是少于“8”的数目)。[0103]为了识别每个逻辑单元如,逻辑区块)的数据被储存在那个实体抹除单元,在本范例实施例中,内存控制电路单元404会记录逻辑单元与实体抹除单元之间的映像。并且,当主机系统11欲在逻辑子单元中存取数据时,内存控制电路单元404会确认此逻辑子单元所属的逻辑单元,并且对可复写式非易失性内存模块406下达对应的指令序列以在此逻辑单元所映像的实体抹除单元中来存取数据。例如,在本范例实施例中,内存控制电路单元404会在可复写式非易失性内存模块406中储存逻辑转实体地址映像表来记录每一逻辑单元所映像的实体抹除单元,并且当欲存取数据时内存控制电路单元404会将逻辑转实体地址映像表加载至缓冲存储器来维护。当内存控制电路单元404欲更新某个逻辑单元的映像时,对应此逻辑单元所属的逻辑区域的逻辑转实体地址映像表会被加载至缓冲存储器来被更新。相似地,内存控制电路单元404会在可复写式非易失性内存模块406中储存逻辑转实体地址子映像表来记录每一逻辑子单元如,逻辑页面所映像的实体程序化单元。[0104]在本范例实施例中,可复写式非易失性内存模块406为多阶记忆胞MultiLevelCell,MLCNAND型闪存模块即,一个记忆胞中可储存2个数据位的闪存模块)。然而,本发明不限于此,可复写式非易失性内存模块406亦可是单阶记忆胞SingleLevelCell,SLCNAND型闪存模块(S卩,一个记忆胞中可储存1个数据位的闪存模块)、多阶记忆胞TrinaryLevelCell,TLCNAND型闪存模块g卩,一个记忆胞中可储存3个数据位的闪存模块)、其他闪存模块或其他具有相同特性的内存模块。[0105]图5是根据一范例实施例所显示之内存控制电路单元的概要方框图。[0106]请参照图5,内存控制电路单元404包括内存管理电路502、主机接口504与内存接P506〇[0107]主机接口504是电性连接至内存管理电路502并且用以电性连接至连接接口单元402,以接收与识别主机系统11所传送的指令与数据。也就是说,主机系统11所传送的指令与数据会通过主机接口504来传送至内存管理电路502。在本范例实施例中,主机接口504是兼容于WMC标准。然而,必须了解的是本发明不限于此,主机接口504亦可以是兼容于PATA标准、IEEE1394标准、PCIExpress标准、UFS标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、SATA标准、CF标准、IDE标准或其他适合的数据传输标准。[0108]内存接口506是电性连接至内存管理电路502并且用以存取可复写式非易失性内存模块406。也就是说,欲写入至可复写式非易失性内存模块406的数据会经由内存接口506转换为可复写式非易失性内存模块406所能接受的格式。[0109]在一范例实施例中,内存控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。[0110]缓冲存储器508是电性连接至内存管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性内存模块406的数据。[0111]电源管理电路510是电性连接至内存管理电路502并且用以控制内存储存装置10的电源。[0112]错误检查与校正电路512是电性连接至内存管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说,当内存管理电路502从主机系统11中接收到写入指令时,错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码ErrorCheckingandCorrectingCode,ECCCode,并且内存管理电路5〇2会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性内存模块406中。之后,当内存管理电路502从可复写式非易失性内存模块4〇6中读取数据时会同时读取此数据对应的错误检查与校正码,并且错误检查与校正电路512会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。[0113]内存管理电路502用以控制内存控制电路单元404的整体运作。具体来说,内存管理电路502具有多个控制指令,并且在内存储存装置10运作时,此些控制指令会被执行以进行数据的写入、读取与抹除等运作。[0114]在本范例实施例中,内存管理电路502的控制指令是以固件型式来实作。例如,内存管理电路5〇2具有微处理器单元未显示)与只读存储器未显示),并且此些控制指令是被刻录至此只读存储器中。当内存储存装置10运作时,此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。[0115]在本发明另一范例实施例中,内存管理电路502的控制指令亦可以程序代码型式储存于可复写式非易失性内存模块4〇6的特定区域例如,内存模块中专用于存放系统数据的系统区)中。[0116]图6是根据一范例实施例所显示的内存管理电路的概要方框图。[0117]请参照图6,在本范例实施例中,内存管理电路单元5〇2包括第一处理单元610、第二处理单元62〇、第三处理单元63〇与第四处理单元640。第一处理单元610电性连接内存接口5〇6。第二处理单元620电性连接第一处理单元610。第三处理单元630电性连接主机接口。第四处理单元640电性连接第一处理单元61〇、第二处理单元620与第三处理单元630。[0118]第一处理单元610、第二处理单元62〇、第三处理单元63〇与第四处理单元640为具备运算能力的硬件例如芯片组、处理器等),可协同管理内存管理电路单元502、内存控制电路单元404或内存储存装置10的整体运作。在本范例实施例中,各处理单元可例如是中央处理单兀(CentralProcessingUnit,CPU、微处理器micro-processor、或是其他可程序化的处理单元Microprocessor、数字信号处理器DigitalSignalProcessor,DSP、可程序化控制器、特殊应用集成电路ApplicationSpecificIntegratedCircuits,ASIC、可程序化逻辑设备ProgrammableLogicDevice,PLD或其他类似装置。此外,内存管理电路502亦具有微处理器单元(未显示)、只读存储器(未显示)及随机存取内存(未显示)。特别是,此只读存储器具有驱动码,并且当内存控制电路单元404被致能时,第一处理单元610、第二处理单元620、第三处理单元630与第四处理单元640会协同执行此驱动码段来将储存于可复写式非易失性内存模块406中的控制指令加载至内存管理电路502的随机存取内存中。之后,第一处理单元610、第二处理单元620、第三处理单元630与第四处理单元640会运转此些控制指令以进行数据的写入、读取与抹除等运作,或是进行管理内存储存装置10的操作。[0119]图7是根据一范例实施例所显示的对应写入指令的数据与指示信息的示意图。[0120]请参照图7,假设第三处理单元630通过主机接口504,从主机系统11接收写入指令与对应写入指令的写入数据700亦称,第一数据与指示信息730亦称,第一指示信息),其中所述写入指令用以指示将第一数据700写入至第一逻辑页面亦称,第一逻辑单元710的逻辑扇区7200亦称,第一逻辑子单元)。如图7所显示,第一逻辑单元710具有8个逻辑子单元7200〜7207,并且第一逻辑单元710的8个逻辑子单元7200〜7207皆己储存了数据如,以左斜线表示)。此外,对应所述8个逻辑子单元7200〜7207,第一指示信息730亦会具有分别对应每一逻辑子单元7200〜7207的位值7400〜7407亦称,第一位值。[0121]在本范例实施例中,第一指示信息的每一第一位值7400〜7407的数值会根据其所对应的逻辑子单元7200〜7207是否用以储存第一数据而被标记为第一数值如,为“1”的数值或是第二数值如,为“0”的数值)。举例来说,在上述的例子,写入指令用以指示将第一数据700如图7所显示的右斜线部分写入至第一逻辑单元710的逻辑子单元7200。分别对应逻辑子单元7200〜7207的第一指示信息730的第一位值便分别被标记为“1”、“0”、“0”、“0”、“0”、“0”、“0”、“0”)。也就是说,对应储存第一数据700的逻辑子单元7200的第一位值7400会被标记为“1”(如,对应第一逻辑子单元的第一位值会被标记为“1”),并且其他第一位值会被标记为“0”(如,不对应第一逻辑子单元的第一位值会被标记为“0”)。换言之,第一指示信息730的第一位值的数值会随着第一数据700所储存的逻辑子单元的位置而变化。例如,在另一实施例中,假设写入指令指示第一数据被写入至第一逻辑单元710的逻辑子单元7207,则对应此写入指令的第一指示信息便会被标记为(“0”、“0”、“0,,、“0,,、“0,’、“0,,、“0,’、“1”)。[0122]值得一提的是,在本范例实施例中,对应储存第一数据的第一逻辑子单元的第一位值会被标记为“1”,并且其他对应非储存第一数据的逻辑子单元的第一位值会被标记为“〇”,但本发明不限于此。例如,在其他实施例中,对应储存第一数据的第一逻辑子单元的第一位值会被标记为“〇”,并且其他对应非储存第一数据的逻辑子单元的第一位值会被标记为“1”。[0123]在本范例实施例中,当第三处理单元630接收到写入指令与对应写入指令的第一数据700与第一指示信息730后,第三处理单元630会将写入指令与对应写入指令的第一数据7〇〇与第一指示信息73〇下达或传送给第四处理单元64〇。在一实施例中,当第三处理单元63〇接收到写入指令与对应写入指令的第一数据700与第一指示信息730后,第三处理单元630会向主机系统响应已处理好此笔写入指令。[0124]第四处理单元M0在接收到写入指令与对应写入指令的第一数据700与第一指示信息73〇后,会先将第一数据700与第一指示信息73〇储存至写入缓冲区Writebuffer,所述写入缓冲区例如是从内存管理电路的随机存取内存中划分一个用以存取写入数据与指示信息的区域。[0125]之后,第四处理单元640会指示第一处理单元610来协同进行对于第一逻辑单元710的对位操作Load-Align。以下会配合图6、图7与图8来详细说明本范例实施例所提供的对位操作的细节。[0126]图8是根据一范例实施例所显示的根据指示信息读取数据的示意图。[0127]请参照图8,如上所述,假设第一逻辑单元710中的第一逻辑子单元7200〜7207已储存有数据如图8所显示的左斜线部分)。当第一处理单元610接收到来自第四处理单元640的进行对第一逻辑单元710的对位操作的指示时,第一处理单元610会先辨识当前的第一逻辑单元710是否己储存数据。若第一处理单元610判定当前的第一逻辑单元710已储存数据,第一处理单元610会将旧有的储存数据并入至欲写入至第一逻辑单元710的新的第一数据700。[0128]更详细来说,第一处理单元610会根据第一指示信息730来读取第一逻辑单元710所储存的旧有的储存数据。例如,接续上述的例子,第一处理单元610会根据为(“1”、“〇,,、“0”、“0”、“0”、“0”、“0”、“0”)的第一指示信息730的第一位值7400〜7407,经由为第一数值如,“1”)的第一位值7400来辨识到目前欲写入的第一数据700是储存在第一逻辑单元710的逻辑子单元7200,并且第一处理单元610亦会经由为第二数值如,“〇”)的第一位值7401〜7407来辨识到不储存第一数据700的是逻辑子单元7201〜7207。接着,第一处理单元610会根据对应标记为“0”的第一位值7401〜7407所对应的逻辑子单元7201〜7207,从第一逻辑子单元710的逻辑子单元7201〜7207读取旧有的数据亦称,第二数据)。例如,根据原本映像至第一逻辑子单元710的实体程序化单元亦称,第二实体程序化单元),从第二实体程序化单元的多个实体扇区中对应至逻辑子单元7201〜7207的实体扇区来读取第二数据800。[0129]此外,在本范例实施例中,第一处理单元610亦会从第二实体程序化单元的冗余区亦称,第二冗余区)中,读取对应第二数据800的有效位信息亦称,第二有效位信息)。具体来说,对应第二实体程序化单元的第二冗余区储存第二有效位信息820。所述第二有效位信息820具有分别对应储存在第二实体程序化单元的多个实体扇区的数据的多个有效位值validbits8400〜8407,其中每一有效位值8400〜8407会被标记为“〇,,或是“1”,以指示每一有效位值8400〜S407所对应的数据是否是有效的。例如,若一实体扇区的数据是有效的,则对应所述实体扇区的有效位信息的位值会被标记为“f。反之,若一实体扇区的数据是无效的或是无法校正),则对应所述实体扇区的有效位信息的位值会被标记为“0”。[0130]接续上述的例子,在本范例实施例中,假设当前第二实体程序化单元所储存的数据皆为有效数据,则第二有效位信息820的有效位值8400〜8407会为(“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”)。第一处理单元610从当前映像至第一逻辑子单元710的第二实体程序化单元的第二冗余区中,根据储存第二数据的逻辑子单元7201〜7207来读取第二有效位信息820中对应第二数据800的有效位值8401〜8407如,为(“1”、“1”、“1”、“1”、“1”、“1”、“1”)的对应第二数据800的第二有效位信息830。[0131]接着,第一处理单元610会将第二数据8〇0与对应第二数据8〇〇的第二有效位信息830如,有效位值8401〜8407传送至第四处理单元640。第四处理单元640将第二数据800与第一数据7〇0进行合并,并且将对应第二数据S00的第二有效位信息830与第一指示信息730进行合并,以获得已对位数据与对应已对位数据的有效位信息。[0132]图9是根据一范例实施例所显示的已对位数据与对应已对位数据的有效位信息的示意图。[0133]请参照图9,接续上述的例子,当第四处理单元640接收到第二数据800后,第四处理单元640会将第二数据800与第一数据7〇0合并,成为己对位第一数据900。所述已对位第一数据900会被写入至第一逻辑单元710中。更详细地说,已对位第一数据900会包括第一数据700与第二数据800,其中第一数据会被写入至逻辑子单元72〇〇,并且第二数据800会被写入至逻辑子单元7201〜7207。[0134]当第四处理单元640接收到对应第二数据800的第二有效位信息830如,有效位值S40l〜8407后,第四处理单元640会将对应第二数据S00的第二有效位信息830与第一指示信息73〇合并(如图8中的箭头所示),以调整第一指示信息730为对应已对位第一数据900的已对位第一指示信息930。[0135]举例来说,请再参照图9,由于对应第二数据800的第二有效位信息830的有效位值8401〜8407为(“1”、“1”、“1”、“1”、“1”、“1”、“1”),并且有效位值84〇1〜8407是对应储存于逻辑子单元7201〜7207的第二数据800。因此,为(“1”、“1”、“1”、“1”、“1”、的有效位值8401〜S407会被用来替换掉原本位于第一指示信息730的对应逻辑子单元7201〜7207的为(“0”、“0”、“0”、“0”、“0”、“〇”、“〇”)的第一位值7401〜7407。如此一来,经过调整后的第一指示信息730会成为对应已对位第一数据900的己对位第一指示信息930,其中己对位第一指示信息930的位值9400〜9407被标记为(“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”)。如此一来,第一处理单元610与第四处理单元640对于第一数据700的对位操作便完成了。[0136]在本范例实施例中,在执行对位操作后且完成对位操作之前,第四处理单元640还会判断预定事件是否发生。所述预定事件例如是电源错误事件、快速执行工作队列事件或清除工作队列事件。[0137]关于工作队列,在本范例实施例中,内存管理电路502会将欲对可复写式非易失性内存模块406执行的每一指令的详细描述储存至内存管理电路的随机存取内存中的特殊区块如,闪存参数单元,FlashParameterUnit。也就是说,每一指令的详细叙述会被储存至分别对应每一指令的闪存参数单元中。内存管理电路502会使用多个指标来指向至对应每一指令的特殊区块,以让内存管理电路502可藉由指针来从所述指标所指向的特殊区块获得记录于特殊区块的指令描述,进而藉由指令描述来执行指令。简单来说,内存管理电路502可以藉由指针来指向对应的指令描述,以执行对应所述指针的指令,进而进行所述指令所对应的工作。此外,内存管理电路502还可以记录且排序多个指针至工作队列qUeue中,并且藉由执行工作队列来根据工作队列中的指针来执行对应的指令工作。[0138]所述电源错误事件例如是第四处理单元640接收到不正常断电通知时。所述快速执行工作队列事件例如是第四处理单元640接收到用以指示将当前的工作队列快速执行完毕的指令时。所述清除工作队列事件例如是第四处理单元640接收到用以指示将当前的工作队列清除的指令时。[0139]当第四处理电路640判定有预定事件发生时,第四处理电路640会需要及时将储存在写入缓冲区的第一数据与第一指示信息写入至可复写式非易失性内存模块406中。[0140]具体来说,若预定事件发生,第四处理单元640与第一处理单元610会停止执行中的对位操作。第四处理单元640会将第一数据700与第一指示信息730传送至第一处理单元610,并且指示第一处理单元610将第一数据700与第一指示信息730写入至特殊实体抹除单元(以下亦称,第一实体抹除单元)中。在本范例实施例中,第一处理单元610会将第一指示信息作为对应第一数据700的第一有效位信息,并且将第一有效位信息与第一数据700写入至第一实体抹除单元中。[0141]在本范例实施例中,所述第一实体抹除单元是用来针对预定事件的操作所预先保留的实体抹除单元。例如,在内存储存装置10开电后,内存管理电路单元502会从系统区或是闲置区选择一个实体抹除单元做为第一实体抹除单元。应注意的是,本发明并不限于第一实体抹除单元的数目。除了储存上述的第一数据和第一指示信息外,第一实体抹除单元还可以针对预定事件来储存其他信息。例如,第一实体抹除单元还可以用来储存逻辑转实体地址映像表、逻辑转实体地址子映像表、其它暂存于随机存取内存的管理信息与其他储存于写入缓冲区的数据与对应的指示信息。在另一实施例中,上述的第一数据和第一指示信息亦可分别储存于不同的第一实体抹除单元中。[0142]在本范例实施例中,第二处理单元62〇会执行对应预定事件的恢复操作。举例来说,假设预定事件为电源错误事件,在恢复电力供应之后,第二处理单元620会执行针对电源错误事件的恢复操作。在所述恢复操作中,第二处理单元620会指示第一处理单元610读取储存在第一实体抹除单元中的第一数据7〇0与第一有效位信息,以使第一处理单元610与第二处理单元620可根据第一数据700与第一有效位信息来重新对第一数据7〇〇执行对应第一数据700的对位操作。[0143]更详细来说,在一实施例中,第二处理单元620将所读取的第一有效位信息作为对应第一数据700的第一指示信息730。接着,相似于上述第四处理单元640与第一处理单元610所进行的对位操作,第二处理单元620与第一处理单元61〇会重新进行对于第一数据700的对位操作,以获得已对位第一数据900与对应已对位第一数据的已对位第一指示信息。相关的细T类似于上述第四处理单元640与第一处理单元610所进行的对位操作,不再赘述于此。应注意的是,相似于第一指示信息,所读取的第一有效位信息具有多个有效位值,其中此些有效位值的每一有效位值分别对应第一逻辑单元的所述逻辑子单元的每一逻辑子单兀,其中在所述有效位值中对应所述至少一第一逻辑子单元的有效位值为第一数值,并且在所述有效位值中不对应至少一第一逻辑子单元的有效位值为第二数值。[0144]此外,在另一实施例中,第一处理单元eio会根据第一有效位信息730,辨识第一有效位信息730的多个有效位值中为第二数值如,“〇”)的至少一有效位值与对应为第二数值的至少一有效位值的至少一逻辑子单元亦称,第二逻辑子单元),并且根据至少一第二逻辑子单元,从映像至第一逻辑单元如,所述至少一第二逻辑子单元属于第一逻辑单元的第二实体程序化单元中读取第二数据800。接着,第二处理单元620会根据第二数据与储存于第一实体抹除单元的第一数据700产生已对位第一数据900。[0145]然而,应注意的是,在重新进行的对位操作中,是由第二处理单元62〇与第一处理单元610来进行对位操作。换言之,在重新进行的对位操作中,是由第二处理单元62〇代替第四处理单元640来合并第一数据700与第二数据800,并且根据对应第二数据800的第二有效位信息来调整第一指示信息730,以获得已对位第一数据与对应已对位第一数据的己对位第一指示信息930。[0146]此外,如上所述,在本范例实施例中,经由对第一数据700的对位操作所获得的已对位第一数据900与已对位第一指示信息930会根据写入指令被写入至可复写式非易失性内存模块406中。[0147]具体来说,第四处理单元640会将所获得的已对位第一数据900与已对位第一指示信息930传送至第二处理单元620,并且第二处理单元620会传送已对位第一数据900与己对位第一指示信息93〇至第一处理单元610。第一处理单元610会将已对位第一指示信息930作为对应已对位第一数据9〇0的有效位信息亦称,第三有效位信息)。接着,第一处理单元610会将已对位第一数据900写入至一实体程序化单元亦称,第一实体程序化单元)中,并且将第三有效位信息写入至对应第一实体程序化单元的第一冗余区中。相似地,对于在恢复操作中所重新进行的对位操作,第二处理单元620会将经由重新进行的对位操作所获得的已对位第一数据900与已对位第一指示信息930传送至第一处理单元610。接续的运作如上所述,不再赘述于此。[0148]在本范例实施例中,在将已对位第一数据900写入至第一实体程序化单元后,第一处理单元61〇会将第一实体程序化单元映像至第一逻辑单元710。[0149]值得一提的是,上述第一处理单元610、第二处理单元620、第三处理单元630与第四处理单元M0的运作也可用来表示内存管理电路单元5〇2或内存控制电路单元404的整体运作。[0150]图10是根据一范例实施例所显示的内存管理方法的流程图。[0151]请参考图1〇,在步骤S1001中,内存控制电路单元404接收写入指令与对应写入指令的第一数据700与第一指示信息730。在步骤S1003中,内存控制电路单元404根据第一指示信息730来对第一数据700执行对应第一数据700的对位操作,并且判断预定事件是否发生。[0152]倘若预定事件发生,在步骤S1005中,内存控制电路单元404停止对位操作,并且将对应写入指令的弟一数据700与第一指示信息730储存至实体抹除单元中的第一实体抹除单元中,其中第一指示信息730作为对应第一数据700的第一有效位信息被储存至第一实体抹除单元中。[0153]倘若预定事件没有发生,在步骤S1007中,内存控制电路单元404将经由对位操作所获得的已对位第一数据900写入至第一实体程序化单元。[0154]综上所述,本范例实施例所提供的内存管理方法、内存控制电路单元与内存储存装置,可在面临预定事件时,在不需计算对位操作的进度且利用原有的指示信息的情况下,可以快速地将原本用来对写入数据进行对位操作的指示信息与写入数据储存至预定的实体抹除单元中,进而节省处理预定事件的时间。[0155]虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中普通技术人员,在不脱离本发明的精神和范围内,当可作些许的改动与润饰,故本发明的保护范围当视所附权利要求界定范围为准。

权利要求:1.一种内存管理方法,用于一可复写式非易失性内存模块,其特征在于,所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元,所述内存管理方法包括:接收一写入指令与对应所述写入指令的一第一数据与一第一指示信息,其中所述写入指令用以指示将所述第一数据写入至一第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述多个逻辑子单元中的至少一第一逻辑子单兀;根据所述第一指示信息来对所述第一数据执行对应所述第一数据的一对位操作;若在所述对位操作的期间没有发生一预定事件,将经由所述对位操作所获得的一已对位第一数据写入至一第一实体程序化单元;以及若在所述对位操作的期间发生所述预定事件,停止所述对位操作,并且将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述多个实体抹除单元中的一第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的一第一有效位信息被储存至所述第一实体抹除单元中。2.根据权利要求1所述的内存管理方法,其特征在于,在上述根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的步骤包括:从映像至所述第一逻辑单元的一第二实体程序化单元读取一第二数据;以及根据所述第二数据与所述第一数据产生所述己对位第一数据。3.根据权利要求1所述的内存管理方法,其特征在于,还包括:在所述预定事件发生后,根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位信息对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据。4.根据权利要求3所述的内存管理方法,其特征在于,所述第一有效位信息具有多个有效位值,其中所述多个有效位值的每一有效位值分别对应所述第一逻辑单元的所述多个逻辑子单元的每一逻辑子单元,其中在所述多个有效位值中对应所述至少一第一逻辑子单兀的所述有效位值为一第一数值,其中在所述多个有效位值中不对应所述至少一第一逻辑子单元的所述有效位值为一第二数值。5.根据权利要求4所述的内存管理方法,其特征在于,在上述根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位信息对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据的步骤包括:辨识所述多个有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单兀;根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据;以及根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述已对位第一数据。6.根据权利要求1所述的内存管理方法,其特征在于,所述预定事件为一电源错误事件、一快速执行工作队列事件或一清除工作队列事件。7.—种内存控制电路单元,用于控制一内存储存装置,其特征在于,所述内存控制电路单元包括:一主机接口,电性连接至一主机系统;一内存接口,电性连接至一可复写式非易失性内存模块,其中所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元;以及一内存管理电路,包括:一第一处理单元,电性连接所述内存接口;一第二处理单元,电性连接所述第一处理单元;一第三处理单元,电性连接所述主机接口;以及一第四处理单元,电性连接所述第一处理单元、所述第二处理单元与第三处理单元,其中所述第三处理单元接收一写入指令与对应所述写入指令的一第一数据与一第一指示信息,其中所述写入指令用以指示将所述第一数据写入至一第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述多个逻辑子单元中的至少一第一逻辑子单元,其中所述第四处理单元与所述第一处理单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的一对位操作,其中若在所述对位操作的期间没有发生一预定事件,所述第一处理单元将经由所述对位操作所获得的一已对位第一数据写入至一第一实体程序化单元,其中若在所述对位操作的期间发生所述预定事件,所述第四处理单元与所述第一处理单元停止所述对位操作,并且所述第一处理单元将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述多个实体抹除单元中的一第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的一第一有效位信息被储存至所述第一实体抹除单元中。8.根据权利要求7所述的内存控制电路单元,其特征在于,在上述所述第四处理单元与所述第一处理单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的运作中,所述第一处理单元从映像至所述第一逻辑单元的一第二实体程序化单元读取一第二数据,其中所述第四处理单元根据所述第二数据与所述第一数据产生所述已对位第一数据。9.根据权利要求7所述的内存控制电路单元,其特征在于,在所述预定事件发生后,所述第二处理单元与所述第一处理单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据。10.根据权利要求9所述的内存控制电路单元,其特征在于,所述第一有效位信息具有多个有效位值,其中所述多个有效位值的每一有效位值分别对应所述第一逻辑单元的所述多个逻辑子单元的每一逻辑子单元,其中在所述多个有效位值中对应所述至少一第一逻辑子单元的所述有效位值为一第一数值,其中在所述多个有效位值中不对应所述至少一第一逻辑子单元的所述有效位值为一第二数值。11.根据权利要求1〇所述的内存控制电路单元,其特征在于,在上述所述第二处理单元与所述第一处理单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据的运作中,所述第一处理单元辨识所述多个有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单元,其中所述第一处理单元根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据,其中所述第二处理单元根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述己对位第一数据。12.根据权利要求7所述的内存控制电路单元,其特征在于,所述预定事件为一电源错误事件、一快速执行工作队列事件或一清除工作队列事件。13.—种内存储存装置,其特征在于,包括:一连接接口单元,用以电性连接至一主机系统;一可复写式非易失性内存模块,其中所述可复写式非易失性内存模块包括多个实体抹除单元,其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元;以及一内存控制电路单元,电性连接至所述连接接口单元与所述可复写式非易失性内存模块,其中所述内存控制电路单元接收一写入指令与对应所述写入指令的一第一数据与一第一指示信息,其中所述写入指令用以指示将所述第一数据写入至一第一逻辑单元,其中所述第一逻辑单元具有多个逻辑子单元,其中所述第一指示信息用以指示将所述第一数据写入至所述第一逻辑单元的所述多个逻辑子单元中的至少一第一逻辑子单元,其中所述内存控制电路单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的一对位操作,其中若在所述对位操作的期间没有发生一预定事件,所述内存控制电路单元将经由所述对位操作所获得的一已对位第一数据写入至一第一实体程序化单兀,其中若在所述对位操作的期间发生所述预定事件,所述内存控制电路单元停止所述对位操作,并且将对应所述写入指令的所述第一数据与所述第一指示信息储存至所述多个实体抹除单元中的一第一实体抹除单元中,其中所述第一指示信息作为对应所述第一数据的一第一有效位信息被储存至所述第一实体抹除单元中。14.根据权利要求13所述的内存储存装置,其特征在于,在上述所述内存控制电路单元根据所述第一指示信息来对所述第一数据执行对应所述第一数据的所述对位操作的运作中,所述内存控制电路单元从映像至所述第一逻辑单元的一第二实体程序化单元读取一第二数据,其中所述内存控制电路单元根据所述第二数据与所述第一数据产生所述己对位第一数据。15.根据权利要求13所述的内存储存装置,其特征在于,在所述预定事件发生后,所述内存控制电路单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述已对位第一数据。16.根据权利要求15所述的内存储存装置,其特征在于,所述第一有效位信息具有多个有效位值,其中所述多个有效位值的每一有效位值分别对应所述第一逻辑单元的所述多个逻辑子单元的每一逻辑子单元,其中在所述多个有效位值中对应所述至少一第一逻辑子单元的所述有效位值为一第一数值,其中在所述多个有效位值中不对应所述至少一第一逻辑子单元的所述有效位值为一第二数值。17.根据权利要求16所述的内存储存装置,其特征在于,在上述所述内存控制电路单元根据储存于所述第一实体抹除单元的所述第一数据与所述第一有效位数据对所述第一数据执行对应所述第一数据的所述对位操作,以获得所述己对位第一数据的运作中,所述内存控制电路单元辨识所述多个有效位值中为第二数值的至少一有效位值与对应为第二数值的所述至少一有效位值的至少一第二逻辑子单元二其中所述内存控制电路单元根据所述至少一第二逻辑子单元,从映像至所述第一逻辑单元的所述第二实体程序化单元中读取所述第二数据,__其中所述内存控制电路单元根据所述第二数据与储存于所述第一实体抹除单元的所述第一数据产生所述已对位第一数据。18.根据权利要求13所述的内存储存装置,其特征在于,所述预定事件为一电源错误事件、一快速执行工作队列事件或一清除工作队列事件。

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