【发明公布】采用用于校准的脉冲到数字转换器(PDC)的延迟锁定环(DLL)_高通股份有限公司_201880044778.9 

申请/专利权人:高通股份有限公司

申请日:2018-06-18

发明/设计人:E·黑路;B·班迪达

公开(公告)日:2020-02-21

代理机构:北京市金杜律师事务所

公开(公告)号:CN110832777A

代理人:王茂华;傅远

主分类号:H03L7/081(20060101)

地址:美国加利福尼亚州

分类号:H03L7/081(20060101);H03L7/085(20060101)

优先权:["20170707 US 15/644,426"]

专利状态码:在审-公开

法律状态:2020.02.21#公开

摘要:本公开的方面涉及从同相时钟信号生成正交时钟信号。根据一个方面,延迟锁定环DLL包括:第一脉冲到数字转换器PDC,生成第一脉冲宽度测量,其中第一脉冲宽度测量包括第一符号和第一幅度;第二脉冲到数字转换器PDC,生成第二脉冲宽度测量,其中第二脉冲宽度测量包括第二符号和第二幅度;数字环路滤波器,其被耦合到第一PDC和第二PDC,数字环路滤波器基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出;以及第一延迟生成块,基于经过滤波的比较输出和同相时钟信号生成正交时钟信号。

主权项:1.一种延迟锁定环DLL,包括:第一脉冲到数字转换器PDC,生成第一脉冲宽度测量,其中所述第一脉冲宽度测量包括第一符号和第一幅度;第二脉冲到数字转换器PDC,生成第二脉冲宽度测量,其中所述第二脉冲宽度测量包括第二符号和第二幅度;数字环路滤波器,被耦合到所述第一PDC和所述第二PDC,所述数字环路滤波器基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出;以及第一延迟生成块,基于所述经过滤波的比较输出和同相时钟信号生成正交时钟信号。

全文数据:

权利要求:

百度查询: 高通股份有限公司 采用用于校准的脉冲到数字转换器(PDC)的延迟锁定环(DLL)

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