申请/专利权人:中国科学院微电子研究所
申请日:2019-11-19
公开(公告)日:2020-03-20
公开(公告)号:CN110896055A
主分类号:H01L21/8238(20060101)
分类号:H01L21/8238(20060101)
优先权:
专利状态码:有效-授权
法律状态:2022.08.30#授权;2020.04.14#实质审查的生效;2020.03.20#公开
摘要:本发明公开了一种堆叠纳米线或片环栅CMOS器件的制备方法,包括如下步骤:沿第一方向,在半导体衬底上形成若干鳍状结构;其中,鳍状结构包括鳍部,以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构;沿第二方向,在若干鳍状结构上形成牺牲栅、侧墙和源漏区;去除牺牲栅;并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构,以及P阱区上的第二材料刻蚀结构;对剩余第一材料刻蚀结构和第二材料刻蚀结构进行形貌调整处理,形成P阱区的第一沟道区和N阱区的第二沟道区;对第一沟道区和第二沟道区进行钝化处理,形成界面钝化层;在界面钝化层上形成栅极介质层和栅极。实现对NPMOS分别对应不同导电沟道的CMOS器件制备,提高器件性能。
主权项:1.一种堆叠纳米线或片环栅CMOS器件的制备方法,其特征在于,包括如下步骤:沿第一方向,在半导体衬底上形成若干鳍状结构;其中,所述鳍状结构包括鳍部,以及位于所述鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构,所述半导体衬底包括N阱区和P阱区;沿第二方向,在若干所述鳍状结构上形成牺牲栅,以及所述牺牲栅两侧的侧墙;并在所述侧墙两侧的鳍状结构上刻蚀并生长源漏延伸层,形成源漏区;去除所述牺牲栅;并选择性去除位于栅极区域内的所述N阱区上的第一材料刻蚀结构,以及所述P阱区上的第二材料刻蚀结构;仅保留所述N阱区的第二材料刻蚀结构,以及所述P阱区的第一材料刻蚀结构;对所述P阱区的第一材料刻蚀结构,以及所述N阱区的第二材料刻蚀结构进行形貌调整处理,形成所述P阱区的第一沟道区,以及所述N阱区的第二沟道区;对所述第一沟道区和第二沟道区进行钝化处理,形成界面钝化层;在所述界面钝化层上形成栅极介质层和栅极。
全文数据:
权利要求:
百度查询: 中国科学院微电子研究所 一种堆叠纳米线或片环栅CMOS器件的制备方法
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