申请/专利权人：深圳大学

申请日：2017-08-25

公开（公告）日：2020-03-20

公开（公告）号：CN107611033B

主分类号：H01L21/34(20060101)

分类号：H01L21/34(20060101);H01L21/44(20060101);H01L29/423(20060101);H01L29/78(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.03.20#授权;2018.02.13#实质审查的生效;2018.01.19#公开

摘要：本发明公开了一种基于铁电栅介质的负电容二硫化钼晶体管及其制备方法，包括在SiO2衬底表面生长MoS2薄膜；在MoS2薄膜表面依次生长第一High‑K层、第一TiN层、铁电薄膜层、第二TiN层、第二High‑K层作为栅介质层；在栅介质层上生长第三TiN层、TiAu金属层，作为栅电极；在MoS2薄膜层上生长两Al金属，作为源电极和漏电极。本发明以TiN层包裹铁电栅介质薄膜层，金属TiN将铁电栅介质薄膜极化翻转产生的附加电场再平衡，均匀施加到MoS2薄膜层上，避免沟道中各点MoS2反型情况不同导致器件开启缓慢、亚阈值较大等情况，同时也避免High‑K层在点场强较大时，易出现点击穿的情况。

主权项：1.一种基于铁电栅介质的负电容二硫化钼晶体管的制备方法，其特征在于：Sl：在SiO2衬底表面生长一二维材料薄膜；S2：光刻定义二维材料薄膜的有源区域，并将其他区域的二维材料薄膜刻蚀掉；S3：在二维材料薄膜表面生长第一High-K层；S4：在第一High-K层表面生长第一TiN层；S5：在第一TiN层表面生长一铁电栅介质薄膜层；S6：在铁电栅介质薄膜层表面生长第二TiN层；S7：在第二TiN层表面生长第二High-K层；S8：在第二High-K层表面生长第三TiN层；S9：进行光刻，定义栅极金属区域，并剥离出栅电极；S10：对金属栅极进行光刻保护，刻蚀掉非栅极区域的介质层，并漏出二维材料薄膜的源漏接触区域；S11：光刻定义器件的源漏极区域，形成源电极和漏电极；其中，步骤S1中，生长的所述二维材料薄膜为MoS2薄膜，或二硫化钨薄膜、或黑磷薄膜，所述MoS2薄膜为单层MoS2薄膜、或多层MoS2薄膜；步骤S3-S8中，生长的所述第一High-K层、所述第二High-K层、所述第一TiN层、所述第二TiN层、所述第三TiN层的厚度均优选为5nm；并且，所述第一High-K层、所述第二High-K层均为Al2O3层。

全文数据：基于铁电栅介质的负电容二硫化钼晶体管及其制备方法技术领域[0001]本发明涉及半导体集成电路制造技术领域，尤其涉及一种基于铁电栅介质的负电容二硫化钼晶体管、以及其制备方法。背景技术[0002]二硫化钼MoS2薄膜作为一种新型的二维材料，在结构和性能上类似于石墨烯，均具有层状结构和高的载流子迀移率。但相较于石墨烯的零带隙而言，MoS2薄膜的带隙随着层数而改变。块状晶体MoS2的带隙为1.20eV，其电子跃迀方式间接跃迀；当厚度为单层时，MoS2的带隙可以达到1.82eV，且其电子跃迀方式转变为直接跃迀。因此，MoS2薄膜独特的结构和优异的物理性能以及可调节的能带隙使其在二维半导体器件领域比石墨烯具有更大的应用潜力，其沟道特征尺寸有望达到2nm，有望延续摩尔定律进程，进一步提升集成电路性能。但过高密度的器件集成将带来较大的单位面积功耗，芯片的散热性能将变得难以保障，而较高的温度也会阻碍CPU频率的提升。在传统CMOS集成电路中，很大一部分工作热量来源于器件的开-关状态切换过程，所有MOS器件的开关转换过程都是逐渐过渡的过程，在相同工作频率下，开关速度越快，则浪费的功耗越小。反映这一过渡速度快慢的一个重要参数是亚阈值斜率，亚阈值斜率越小，则器件功耗越小，相应的集成电路发热量也较小。传统的MOSroT受到热力学限制，在常温工作状态下，其亚阈值斜率不能小于60mVdec。该亚阈值斜率的极限值可表示为：[0004]其中，仅有I是变量，在一般情况下该变量是正值，因而SS60mVdeC。若要使SS〈60mVdeC，须有其中^是耗尽层电容，Cit是表面态电容，^是栅氧电[，容，这三个电容一般是正值。采用铁电材料作为栅氧层，可以在器件开关转换过程中使CQX〈0，这主要由于铁电材料的电荷中心会随着外电场的变化而发生移动，从而导致其电极化强度发生变化，并在沟道开启瞬间对其增加一个附加电场。表现为栅极电容呈现负值，代入式1中，可知SS可能小于60mVdec的极限值。[0005]除此之外，由于铁电栅氧的极化强度突然转变，使得MoS2场效应晶体管的阈值电压降低，则相应集成电路的工作电压也会降低，根据估算集成电路功耗的关系式p=v2r其中P为电路功耗，V为工作电压，R为集成电路电阻），这也进一步降低了MoS2场效应晶体管的功耗，减少了发热量，而较低的环境温度将有利于提升器件的开关速度。[0006]传统的MOS结构MoS2晶体管亚阈值斜率大于60mVdec，功耗较大。如果将其小型化，制备高密度集成电路，尤其是特征尺寸小于5nm的集成电路，其发热量将不容忽视，在较高温度之下，载流子受到严重的声子散射，这将限制芯片的运行速度，降低其工作频率上限，降低芯片性能，相对相同尺寸的FinroT等器件，难以体现出电学优势。此外，受限于短沟道效应，传统平面栅极MoS2场效应晶体管的亚阈值斜率会随着沟道宽度的变短而增大，即栅控能力随着沟道变短而恶化。[0007]因此，现有技术存在缺陷，需要改进。发明内容[0008]本发明所要解决的技术问题是:提供一种可以实现亚阈值斜率突破热力学极限、开启速度快、器件功耗小的基于铁电栅介质的负电容二硫化钼晶体管及其制备方法。[0009]本发明的技术方案如下:一种基于铁电栅介质的负电容二硫化钼晶体管的制备方法，Sl:在SiO2衬底表面生长一二维材料薄膜;S2:光刻定义二维材料薄膜的有源区域，并将其他区域的二维材料薄膜刻蚀掉;S3:在二维材料薄膜表面生长第一High-K层;S4:在第一High-K层表面生长第一TiN层;S5:在第一TiN层表面生长一铁电栅介质薄膜层;S6:在铁电栅介质薄膜层表面生长第二TiN层；S7:在第二TiN层表面生长第二High-K层；S8:在第二High-K层表面生长第三TiN层;S9:进行光刻，定义栅极金属区域，并剥离出栅电极;SlO:对金属栅极进行光刻保护，刻蚀掉非栅极区域的介质层，并漏出二维材料薄膜层的源漏接触区域;S11:光刻定义器件的源漏极区域，形成源电极和漏电极。[0010]应用于上述技术方案，所述的制备方法中，所述二维材料薄膜层为二维材料为MoS2薄膜层，或二硫化钨薄膜层、或黑磷薄膜层。[0011]应用于各个上述技术方案，所述的制备方法中，所述MoS2薄膜层为单层MoS2薄膜、或双层MoS2薄膜、或三层MoS2薄膜。[0012]应用于各个上述技术方案，所述的制备方法中，所述铁电栅介质薄膜层为钛酸钡铁电薄膜层、或PZT铁电薄膜层、钙钛矿铁电材料薄膜层、有机铁电材料薄膜层。[0013]应用于各个上述技术方案，所述的制备方法中，第一High-K层、第二High-K层、第一TiN层、第二TiN层、第三TiN层的厚度均为5nm;并且，第一High-K层、第二High-K层均为AI2O3层。[0014]应用于各个上述技术方案，所述的制备方法中，铁电栅介质薄膜层的厚度优选为20nm〇[0015]应用于各个上述技术方案，所述的制备方法中，步骤S9中，是采用电子束蒸发在第三TiN层表面生长一层TiAu金属层，通过lift-off工艺剥离出栅电极。[0016]应用于各个上述技术方案，所述的制备方法中，步骤SI1中，是采用电子束蒸发制备源漏金属，并通过lift-off工艺形成源电极和漏电极。[0017]应用于各个上述技术放哪，所述的制备方法中，步骤SI1中，所制备的源漏金属为Al金属，其厚度优选为50nm〇[0018]应用于各个上述技术方案，所述的制备方法中，一种采用以上任一制备方法所制备的基于铁电栅介质的负电容二硫化钼晶体管，SiO2衬底，在SiO2衬底表面生长的二维材料薄膜层，在二维材料薄膜层表面依次生长第一High-K层、第一TiN层、铁电栅介质薄膜层、第二TiN层、第二High-K层、第三TiN层，栅电极，源极和漏极。[0019]采用上述方案，本发明具有以下优点：[0020]1陡峭的亚阈值斜率小于60mVdec;[0021]2较小的阈值电压预计Vth=O.2V左右）；[0022]3较小的功耗，并且具有较小的发热量；[0023]4较小的栅极漏电。[0024]5本发明所提出的制备方法工艺流程可以兼容硅工艺，易于大规模电路集成。[0025]6本发明所提出的晶体管开启速度快，功耗小，适合纳米级器件制备，预计最小沟宽可以达到2nm〇[0026]7本发明中，铁电栅介质薄膜层被第一TiN层和第二TiN层包裹，避免了介质层中铁电畴极化情况不同而造成的各点附加场强不同。由于TiN为金属，可以将铁电薄膜极化翻转产生的附加电场进行再平衡，均匀地施加到MoS2沟道上，使得MoS2沟道获得统一的电场强度，避免了沟道中各点MoS2反型情况不同导致的器件开启缓慢、亚阈值较大等情况。同时也避免了High-K栅介质在某一点场强较大的情况下，容易出现点击穿的情况.附图说明[0027]图1为本发明中负电容二硫化钼晶体管的一种结构示意图。具体实施方式[0028]以下结合附图和具体实施例，对本发明进行详细说明。[0029]本实施例提供了一种基于铁电栅介质的负电容二硫化钼晶体管的制备方法，该制备方法包括，首先，将Si〇2衬底进行清洗，Si〇2衬底具体清洗过程如下：[0030]1丙酮超声清洗，超声频率为45〜50KHZ;[0031]2乙醇超声清洗，超声频率为50〜55KHz;[0032]3去离子水烧杯中冲洗；[0033]4在浓硫酸:双氧水=4:1体积比）混合液中90°C煮15分钟，去离子水冲洗。硫酸的浓度为98%，双氧水浓度为40%。[0034]将清洗好的材料放入CVD设备中生长硫化钼材料，CVD法指把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入反应室，在衬底表面发生化学反应生成薄膜的过程。[0035]该工艺的实验条件是：以硫粉和MoO399.9%，分析纯为硫源和钼源，高纯氩气为载流气体，在SiO2上沉积制备MoS2薄膜。其中生长温度为700°C，硫源质量为0.8g，钼源质量为0.04g，压强为常压。硫源和钼源质量可根据所需生长硫化钼层数调整。所述硫粉和MoO3的质量比为50:1时，制得的MoS2薄膜的层数为单层;所述硫粉和MoO3的质量比为30:1，制得的MoS2薄膜的层数为双层;所述硫粉和MoO3的质量比为15〜20:1，优选20:1，制得的MoS2薄膜的层数为大于等于三层。[0036]然后可以进行器件工艺，器件工艺过程如下：[0037]首先，光刻定义MoS2有源区域，利用氧等离子体将其他区域的MoS2刻蚀掉。其次，在MoS2薄膜表面生长栅介质层，其中，栅介质层由多层介质层组成，包括从下往上依次层叠的第一High-K层、第一TiN层、铁电薄膜层、第二TiN层、第二High-K层。生长时，即首先，利用原子层沉积ALD方法在M0S2薄膜层表面生长一层厚度为5nm的第一High-K层;然后，利用磁控溅射或原子层沉积方法在第一High-K层表面生长一层厚度为5nm的第一TiN层;然后，利用磁控溅射或分子束外延在第一TiN层表面生长一层厚度为20nm的铁电栅介质薄膜层;然后，利用磁控溅射或原子层沉积方法在铁电栅介质薄膜层表面生长一层厚度为5nm的第二TiN层;然后，利用原子层沉积方法在第二TiN层表面生长一层厚度为5nm的第二High-K层；最后，利用磁控溅射或原子层沉积方法在第二High-K层表面生长一层厚度为5nm的第三TiN层。其中，High-K层为AI2O3;铁电栅介质薄膜层可以为钛酸钡或PZT铁电薄膜层。[0038]其次，对器件进行光刻，定义栅极金属区域，利用电子束蒸发在栅介质层，即第三TiN表面生长一层TiAu金属层，并通过lift-off工艺剥离出金属栅电极，使其成为二硫化钼晶体管的栅极，其中，第三层TiN层与TiAu金属层合并为栅电极。[0039]其次，对金属栅极进行光刻保护，刻蚀掉非栅极区域的介质层，并漏出二维材料薄膜的源漏接触区域，光刻保护是从上往下依次对第三TiN层、第二High-K层、第二TiN层、铁电栅介质薄膜层、第一TiN层、第一High-K层的多余部分进行刻蚀去除。其中，去除方法具体为:使用氨水:双氧水:去离子水=1:1:5体积比混合溶液，在50°C水浴条件下去除TiN层;使用磷酸:去离子水:醋酸:浓硝酸=16:2:1:1体积比混合溶液去除High-K层;使用RIE刻蚀系统去除铁电栅介质薄膜层。[0040]最后，光刻定义器件的源漏接触区域，利用电子束蒸发制备源漏金属，具体地，即在M0S2薄膜层上生长厚度为50nm的Al金属电极，并通过lift-off工艺形成源极和漏极，使其分别为二硫化钼晶体管的源极和漏极。其结构示意图如图1所示。[0041]本实施例提出的一种基于铁电栅介质的负电容二硫化钼晶体管，采用铁电栅介质材料作为栅氧层，并使得铁电栅介质薄膜层被TiN层所包裹，避免了栅介质层中铁电畴极化情况不同而造成的各点附加场强不同。其中，由于TiN为金属，其可以将铁电栅介质薄膜层极化翻转产生的附加电场进行再平衡，均匀地施加到MoS2薄膜层沟道上，使得MoS2薄膜层沟道获得统一的电场强度，避免了沟道中各点MoS2反型情况不同导致的器件开启缓慢、亚阈值较大等情况，同时也避免了High-K层在某一点场强较大的情况下，容易出现点击穿的情况，可以实现亚阈值斜率突破热力学极限60mVdeC、开启速度快、器件功耗小、适合纳米级器件制备，最小沟宽预计可达到2nm，同时为MoS2器件的大规模集成提供保障。同时，本实施例提出的工艺流程还可以兼容硅工艺，易于大规模电路集成。[0042]值得说明的是，本发明中还可将MoS2改为其它的二维材料，如二硫化钨WS2、黑磷等，或者改变MoS2的生长方式，即MoS2材料不是通过生长形成而是通过材料转移实现;此外，铁电栅介质材料，即铁电栅介质薄膜层可以采用一切具有铁电性质的其他材料，如其他钙钦矿铁电材料、有机铁电材料等。[0043]本发明创新性的提出了一种基于铁电材料的副栅电容MoS2晶体管，可以实现亚阈值斜率突破热力学极限60mVdeC，减小器件功耗，同时为M〇S2器件的大规模集成提供保障。[0044]以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种基于铁电栅介质的负电容二硫化钼晶体管的制备方法，其特征在于：SI:在SiO2衬底表面生长一二维材料薄膜；S2:光刻定义二维材料薄膜的有源区域，并将其他区域的二维材料薄膜刻蚀掉；S3:在二维材料薄膜表面生长第一High-K层；S4:在第一High-K层表面生长第一TiN层；S5:在第一TiN层表面生长一铁电栅介质薄膜层；S6:在铁电栅介质薄膜层表面生长第二TiN层；S7:在第二TiN层表面生长第二High-K层；S8:在第二High-K层表面生长第三TiN层；S9:进行光刻，定义栅极金属区域，并剥离出栅电极；SlO:对金属栅极进行光刻保护，刻蚀掉非栅极区域的介质层，并漏出二维材料薄膜的源漏接触区域；S11:光刻定义器件的源漏极区域，形成源电极和漏电极。2.根据权利要求1所述的制备方法，其特征在于:步骤Sl中，生长的所述二维材料薄膜为MoS2薄膜，或二硫化钨薄膜、或黑磷薄膜。3.根据权利要求2所述的制备方法，其特征在于:所述MoS2薄膜为单层MoS2薄膜、或多层M0S2薄膜。4.根据权利要求1所述的制备方法，其特征在于:步骤S5中，生长的所述铁电栅介质薄膜层为钛酸钡铁电薄膜层、或PZT铁电薄膜层、钙钛矿铁电材料薄膜层、有机铁电材料薄膜层。5.根据权利要求1所述的制备方法，其特征在于:步骤，S5中，生长的所述铁电栅介质薄膜层的厚度优选为20nm〇6.根据权利要求1所述的制备方法，其特征在于:步骤S3-S8中，生长的所述第一High-K层、所述第二High-K层、所述第一TiN层、所述第二TiN层、所述第三TiN层的厚度均优选为5nm;并且，所述第一High-K层、所述第二High-K层均为AI2O3层。7.根据权利要求1所述的制备方法，其特征在于:步骤S9中，是采用电子束蒸发在第三TiN层表面生长一层TiAu金属层，通过lift-off工艺剥离出栅电极。8.根据权利要求1所述的制备方法，其特征在于:步骤Sll中，是采用电子束蒸发制备源漏金属，并通过lift-off工艺形成源电极和漏电极。9.根据权利要求7所述的制备方法，其特征在于:步骤Sll中，所制备的源漏金属为Al金属，其厚度优选为50nm〇10.—种采用权1-9任一权利要求的制备方法所制备的基于铁电栅介质的负电容二硫化钼晶体管，其特征在于，SiO2衬底，在SiO2衬底表面生长的二维材料薄膜，在二维材料薄膜表面依次生长第一High-K层、第一TiN层、铁电栅介质薄膜层、第二TiN层、第二High-K层、第三TiN层，栅电极，源极和漏极。

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