申请/专利权人：深圳清华大学研究院

申请日：2017-05-10

公开（公告）日：2020-03-24

公开（公告）号：CN108874006B

主分类号：G05F1/56(20060101)

分类号：G05F1/56(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.03.24#授权;2018.12.18#实质审查的生效;2018.11.23#公开

摘要：本申请提供一种参考电压驱动电路，所述参考电压驱动电路包括负反馈电路及驱动支路；所述负反馈电路包括第一、第二差分运放，第一、第二电平移位电路，以及复制支路；所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路上的电流的比例关系为1：K；所述驱动支路接收所述反馈电路提供的第一及第二偏置电压并输出第一、第二驱动电压。所述参考电压驱动电路通过第一、第二电平移位电路能实现宽输出电压范围，所述的驱动支路利用NMOS管和PMOS组成推挽级的输出，提高驱动电压的建立速度。

主权项：1.一种参考电压驱动电路，包括负反馈电路及驱动支路；所述负反馈电路包括第一差分运放、第二差分运放、第一电平移位电路、第二电平移位电路以及复制支路；所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路上的电流的比例关系为1：K；所述复制支路包括第一MOS管M11及第二MOS管M13，第一差分运放的正输入端接收第一参考电压Vrpin，第一差分运放的负输入端连接至第一MOS管M11的源极，第一差分运放的输出端通过第一电平移位电路连接至所述第一MOS管M11的栅极，向所述第一MOS管M11和所述驱动支路提供第一偏置电压；所述第二差分运放的正输入端接收第二参考电压Vrnin，第二差分运放的负输入端连接至所述第二MOS管M13的源极，第二差分运放的输出端通过第二电平移位电路连接至所述第二MOS管M13的栅极，向所述第二MOS管M13和所述驱动支路提供第二偏置电压，所述驱动支路接收第一偏置电压及第二偏置电压产生第一驱动电压Vrp及第二驱动电压Vrn，所述驱动支路包括NMOS管M21、NMOS管M22、PMOS管M23，所述NMOS管M21的漏极连接电源VDD，源极输出第一驱动电压Vrp，栅极接收第一偏置电压；所述PMOS管M23的漏极接地，源极输出第二驱动电压Vrn，栅极接收所述第二偏置电压；所述NMOS管M22的漏极连接NMOS管M21的源极，源极连接所述PMOS管M23的源极，栅极接收一第三偏置电压，所述NMOS管M21的栅极连接所述第一电平移位电路的输出端，所述PMOS管M23的栅极连接到所述第二电平移位电路的输出端。

全文数据：参考电压驱动电路技术领域[0001]本发明涉及电路开发技术领域，特别涉及一种高速宽输出摆幅的参考电压驱动电路。背景技术[0002]本部分旨在为权利要求书中陈述的本发明的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。[0003]通讯基站，雷达系统往往需要高速高精度ADCAnalog-to-DigitalConverter，模数转换器来提高性能，对高速高精度ADC而言，参考电压的精度和稳定性直接影响ADC性能。由于开关电容式ADC在开关闭合瞬间，会从参考电压端汲取或注入电荷，导致参考电压抖动，需要一定时间来恢复。一般的参考电压需要通过参考电压驱动电路来满足要求。例如ADC设计，电压需要在半采样周期Tl内恢复，恢复的电压差不超过14LSB，高速意味着Tl更小，高精度意味着LSB更小，所以高速高精度的ADC要求参考电压在更短的时间内建立速度更快。简单的电阻分压电路和MOS源极跟随电路已经满足不了要求。通常的实现方式有片内窄带源极跟随器配上片外大解耦电容，通过大电容来吸收负载的冲击，但是这种方式需要增加额外的焊盘PAD，增加面积，而且半导体键合金线BondingWire的寄生可能会产生振荡，降低稳定性。另外的实现方式是采用片内宽带参考电压驱动电路，由低速的闭环负反馈环路和高速的开环源极跟随电路组成，可实现高速高精度要求。[0004]图1示出传统的宽带参考电压驱动电路，由运放14、16和复制支路18构成闭环负反馈环路10,使复制支路18的源极跟随参考电压Vrpin和Vrnin，开环源极跟随电路12是复制支路18按K:1设计的，提高K倍输出电流。所述开环源极跟随电路12包括NMOS管M41-M43，所述复制支路包括匪OS管M31-M33。复制支路18的存在是为了隔离输出端Vrp和Vrn的电容切换对负反馈环路10的稳定性影响。[0005]具体分析可以发现传统的宽带参考电压驱动电路主要具有两个弊端：[0006]第一:输出的电压摆幅有限。如图1所示，电路141是差分运放14的局部放大，由于NMOS管M61的存在，导致运放14的输出需要消耗一个过驱动电压Vov61，使Vop〈VDD-Vov61，再经过源极跟随NMOS管M41，Vrp的输出下降Vgs41=Vth+Vov41，所以限制了Vrp，Vrp〈Von-Vgs41=VDD-Vov61-Vth-Vov41，所以Vrp小于VDD—个阈值电压，两个过驱动电压，导致Vrp的上限很小，另一端VrnVov43，所以总的输出摆幅Vrp-Vrn=VDD-Vov61-Vth_Vov41-Vov43，尤其是对于先进的工艺，供电电压越来越低，很难适用。[0007]第二：因为传统的开环源极跟随电路12中全部采用匪OS管M41-M43,低参考电平Vrn的源极跟随吸收电流的能力较弱。发明内容[0008]有鉴于此，有必要提供一种宽输出摆幅参考电压驱动电路。[0009]还有必要提供一种能提高响应速度，使其更广泛的使用于低压电路，尤其是满足高速高精度ADC的参考要求的参考电压驱动电路。[0010]本发明的实施例提供一种参考电压驱动电路，包括负反馈电路及驱动支路;所述负反馈电路包括第一、第二差分运放，第一、第二电平移位电路，以及复制支路;所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路上的电流的比例关系为1:K;所述复制支路包括第一MOS管及第二MOS管，第一差分运放的正输入端接收第一参考电压，第一差分运放器的负输入端连接至第一MOS管的源极，第一差分运放的输出端通过第一电平移位电路连接至所述第一MOS管的栅极，向所述第一MOS管和所述驱动支路提供第一偏置电压;所述第二差分运放的正输入端接收第二参考电压，第二差分运放器的负输入端连接至所述第二MOS管的源极，第二差分运放的输出端通过第二电平移位电路连接至所述第二MOS管的栅极，向所述第二MOS管和所述驱动支路提供第二偏置电压，所述驱动支路接收第一及第二偏置电压产生第一及第二驱动电压。[0011]作为一种优选方案，所述第一电平移位电路包括电容C51、C52、C5以及开关S1-S8;所述电容C5的一端连接所述第一差分运放的输出端，所述电容C5的另一端连接所述第一MOS管Mil的栅极;所述电容C5的一端依次通过开关S4、S3连接第三参考电压Vbp2，所述电容C5的另一端依次通过开关S2、S1连接第四参考电压Vbpl，所述电容C51—端连接所述开关S3、S4连接的节点，所述电容C51的另一端连接所述开关SI、S2连接的节点；所述电容（C5的一端还依次通过开关（S7、S8连接所述第三参考电压Vbp2，所述电容C5的另一端依次通过开关S5、S6连接所述第四参考电压Vbpl，所述电容C52—端连接所述开关S7、S8连接的节点，所述电容C52的另一端连接所述开关S5、S6连接的节点；所述第三参考电压小于所述第四参考电压;所述开关S1、S3、S5、S7的断开和闭合由第一工作时钟Clkl控制，所述开关52、5446、58的断开和闭合由第二工作时钟Clk2控制，所述第一及第二工作时钟Clkl、Clk2是互补的时钟信号，通过工作时钟Clkl、Clk2分别控制开关S1-S8的断开和闭合分别对电容C51、C52充电，再将电荷从电容C51、C52转移到电容C5。[0012]作为一种优选方案，所述第二电平移位电路7包括电容C71、C72、C7以及开关S11-S18;所述电容C7的一端连接所述第二差分运放6的输出端，所述电容C7的另一端连接所述第二MOS管M13的栅极;所述电容C7的一端依次通过开关S14、S13连接第五参考电压Vbn2,所述电容（C7的另一端依次通过开关（S12、S11连接第六参考电压Vbnl，所述电容C71—端连接所述开关S13、S14连接的节点，所述电容C71的另一端连接所述开关SII、Sl2连接的节点;所述电容C7的一端还依次通过开关SI7、Sl8连接第五参考电压Vbn2，所述电容C7的另一端依次通过开关S15、S16连接第六参考电压Vbnl，所述电容C72—端连接所述开关S17、S18连接的节点，所述电容C72的另一端连接所述开关S15、S16连接的节点;所述第五参考电压大于所述第六参考电压;所述开关S11、S13、S15、S17的断开和闭合由第一工作时钟（Clkl控制，所述开关（S12、S14、S16、S18的断开和闭合由第二工作时钟Clk2控制;通过第一、第二工作时钟Clkl、Clk2分别控制（S11-S18的断开和闭合分别对电容C71、C72充电，再将电荷从电容C71、C72转移到电容C7。[0013]作为一种优选方案，所述第一MOS管为NMOS管（Ml1，所述第二MOS管为PMOS管M13，所述复制支路还包括NMOS管M12，所述匪OS管M12的栅极接收一第三偏置电压，所述NMOS管M12的漏极与所述第一MOS管Mil的源极相连，所述NMOS管M12的源极与所述第二MOS管M13的源极相连，所述第一MOS管Mil的漏极接电源VDD，所述第二MOS管Ml3的漏极接地。[0014]作为一种优选方案，所述参考电压驱动电路还包括电流源电路，所述电流源电路包括一电流源30、NM0S管M32及PMOS管M33，电流源的输出端连接至NMOS管M32的漏极及栅极，NMOS管M32的源极与PMOS管M33的源极相连接，PMOS管M33的漏极接地，电流源30的输出端和PMOS管M33的栅极分别提供第三偏置电压及第二偏置电压。[0015]作为一种优选方案，所述第一差分运放的负输入端通过电阻（Rl连接所述第一MOS管Ml1的源极，还通过电容Cl1接地；[0016]所述第二差分运放的负输入端通过电阻R3连接所述第二MOS管M13的源极，还通过电容C14接地。[0017]作为一种优选方案，所述驱动支路（2包括匪OS管（M21、匪OS管（M22、PM0S管M23，所述NMOS管M21的漏极连接电源VDD，源极输出第一驱动电压Vrp，栅极接收第一偏置电压;所述PMOS管M23的漏极接地，源极输出第二驱动电压Vrn，栅极接收所述第二偏置电压;所述NMOS管M22的漏极连接NMOS管M21的源极，源极连接所述PMOS管M23的源极，栅极接收一第三偏置电压。[0018]本发明的实施例还提供一种参考电压驱动电路，所述参考电压驱动电路包括负反馈电路（11及驱动电路（22;所述驱动支路（22包括NMOS管M21、MTOS管M22、PM0S管M23，所述NMOS管M21的漏极连接电源VDD，源极输出第一驱动电压Vrp，栅极接收所述反馈电路11输出的第一偏置电压;所述PMOS管M23的漏极接地，源极输出第二驱动电压Vrn，栅极接收所述反馈电路（11输出的第二偏置电压;所述NMOS管M22的漏极连接NMOS管M21的源极，源极连接所述PMOS管M23的源极，栅极接收一第三偏置电压。[0019]作为一种优选方案，所述参考电压驱动电路还包括电流源电路，所述电流源电路包括一电流源30、NM0S管M32及PMOS管M33，电流源30的输出端连接至NMOS管M32的漏极及栅极，NMOS管M32的源极与PMOS管M33的源极相连接，PMOS管M33的漏极接地，电流源30的输出端和PMOS管M33的栅极分别提供第三偏置电压及第二偏置电压。[0020]作为一种优选方案，所述负反馈电路（11包括复制支路，所述复制支路包括NMOS管Mil、PM0S管（M13、匪OS管M12，所述匪OS管M12的栅极接收第三偏置电压，所述匪OS管M12的漏极与所述NMOS管Mil的源极相连，所述匪OS管M12的源极与所述PMOS管M13的源极相连，所述NMOS管Mil的漏极接电源VDD，所述PMOS管M13的漏极接地，所述NMOS管Mil的栅极接收第一偏置电压，所述PMOS管M13的栅极接收第二偏置电压。[0021]本发明实施例提供的参考电压驱动电路，在所述负反馈电路中包括第一及第二电平移位电路，所述第一电平移位电路用于提高电压，所述第二电平移位电路用于降低电压，通过两个电平移位电路可以扩宽输出驱动电压的摆幅。[0022]所述驱动支路采用包括匪OS管和PMOS管的推挽级电路，提高了电路的驱动能力，还可实现输出驱动电压的快速稳定。附图说明[0023]为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。[0024]图1为传统的参考电压驱动电路的示意图。[0025]图2为本发明一实施例的参考电压驱动电路的示意图。[0026]图3为图1所示传统的参考电压驱动电路中输出支路的等效电路图。[0027]图4为图2所示本发明实施例的参考电压驱动电路中驱动支路的等效电路图。[0028]图5为PMOS管和NMOS管的I-V曲线对比图。[0029]图6为本发明另一实施例的参考电压驱动电路的示意图。[0030]图7为图6中第一电平移位电路及第二电平移位电路的具体电路图。[0031]主要元件符号说明[0034]如下具体实施方式将结合上述附图进一步说明本发明。具体实施方式[0035]为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施例对本发明进行详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。[0036]在下面的描述中阐述了很多具体细节以便于充分理解本发明，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0037]需要说明的是，当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。[0038]请参考图2,本发明一实施例的参考电压驱动电路100包括负反馈电路11及驱动支路22。所述负反馈电路11可以为低速闭环负反馈环路，所述驱动支路22可以为源极跟随驱动电路。[0039]所述负反馈电路11用于根据输入参考电压Vrpin、Vrnin输出第一至第三偏置电压至所述驱动支路22,所述驱动支路22提供输出驱动电流，产生输出驱动电压Vrp、Vrn。所述驱动支路22包括NMOS管M21、NMOS管M22、PMOS管M23。所述NMOS管M21的漏极连接电源VDD，源极输出驱动电压Vrp，栅极可通过滤波电路接收所述负反馈电路11输出的第一偏置电压。所述PMOS管M23的漏极接地，源极输出驱动电压Vrn，栅极可通过滤波电路接收所述负反馈电路11输出的第二偏置电压。所述匪OS管M22的漏极连接匪OS管M21的源极，源极连接所述PMOS管M23的源极，栅极可通过滤波电路接收第三偏置电压。在一些实施方式中，所述第三偏置电压可以由一电流源电路提供。在一些实施方式中，所述负反馈电路11包括与所述驱动支路22相同结构的复制支路，所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路22上的电流的比例关系为1:K。所述复制支路8用于隔离输出负载电容的切换对负反馈电路11中闭环稳定性的影响。[0040]请参考图3-图5,图3为图1所示传统的参考电压驱动电路中源极跟随电路12的等效电路图，所述源极跟随电路12采用了全匪OS管构成的电路。图4为图2所示驱动支路22的等效电路图，所述驱动支路22采用NMOS管、PMOS管组合成的推挽级驱动电路。请参考图3,对于第二偏置电压Von，会从负载上注入电流，为了吸收多余的电流来稳定输出，源极跟随电路12的匪OS管M42的电流Inmos2从Is减小到（Is-Iload，从图5所示的NMOS管的I-V曲线可以看出NMOS管M42的Vgs42需要下降AV2;而对于驱动支路22,利用PMOS管M23来吸收多余的电流，这个过程流过PMOS管M23的电流从Is增加到（Is+Iload，从MOS管的I-V曲线看出PMOS管M23的Vgs23需要上升ΔVl;ΔVl、ΔV2都是通过负反馈电路11中的运放和运放16的闭环负反馈来实现的。根据MOS管的I-V的平方律特性，即IcxVgs2可以得出，变化相同的电流，ΔVl〈ΛV2,这就意味着驱动支路22的PMOS管M23的栅极通过负反馈电路11中的运放需要调整的电压更小，对于同样的差分运放，驱动支路2能使输出驱动电压Vrn更快的稳定到输入参考电压Vrnin。[0041]参见图6，为本发明实施例提供的另一参考电压的驱动电路110的电路图。所述参考电压的驱动电路110包括负反馈电路1、驱动支路2及电流源电路3。[0042]所述电流源电路3包括一电流源30、NMOS管M32及PMOS管M33，电流源30的输出端连接至NMOS管M32的漏极及栅极，NMOS管M32的源极与PMOS管M33的源极相连接，PMOS管M33的漏极接地，电流源30的输出端和PMOS管M33的栅极均连接至负反馈电路1。[0043]所述负反馈电路1主要包括第一差分运放4、第二差分运放6、第一电平移位电路5、第二电平移位电路7及复制支路8。优选的，所述负反馈电路1可以为低速负反馈电路，低速的设计可以降低对运放的设计难度，同时也能降低功耗。[0044]所述第一差分运放4的正输入端接收输入参考电压Vrpin，负输入端通过电阻Rl连接到复制支路8,还通过电容Cll接地。所述第一电平移位电路5连接于所述第一差分运放4的输出端与所述复制支路8之间，所述第一电平移位电路5的输入端连接所述第一差分运放4的输出端，所述第一电平移位电路5的输出端连接所述复制支路8。所述第一差分运放4的输出端输出的电压记为Vopl，所述第一电平移位电路5输出的电压接入NMOS管Mll的栅极的第一偏置电压记为Vop。所述第一电平移位电路5的输出端还通过电容C12接地。[0045]所述第二差分运放6的正输入端接收输入参考电压Vrnin，负输入端通过电阻R3连接所述复制支路8,还通过电阻C14接地。所述第二电平移位电路7连接于所述第二差分运放6的输出端与所述复制支路8之间，所述第二电平移位电路7的输入端连接所述第二差分运放6的输出端，所述第二电平移位电路7的输出端连接所述复制支路8。所述第二差分运放6的输出端输出的电压记为Vonl，所述第二电平移位电路7的输出端通过电容C15接地，还连接至PMOS管M13的栅极，所述第二电平移位电路7输出的电压记为Von接入PMOS管M13的栅极的第二偏置电压）。[0046]所述复制支路8的尺寸是按驱动支路2按K:1的比例来缩小的，使流过复制电路8的电流为驱动支路2的1K。所述驱动支路2包括NMOS管M21、NM0S管M22、PM0S管M23。所述匪OS管M21的漏极连接电源VDD，源极输出驱动电压Vrp，栅极通过由电阻R2和电容Cl3构成的滤波电路接到第一电平移位电路5的输出端。PMOS管M23的漏极接地，源极输出驱动电压Vrn，栅极通过由电阻R5和电容Cl7构成的滤波电路接到第二电平移位电路7的输出端。NMOS管M22的漏极连接NMOS管M21的源极，源极连接所述PMOS管M23的源极，栅极通过电阻R4和电容Cl6构成的滤波电路连接电流源电路3的NMOS管M32的栅极，接收栅极复制电流。[0047]本发明实施例中所述的复制是指复制支路8和驱动支路2中的器件种类和数量相同、结构非常相似，且复制支路8的电流和驱动支路2的电流的比例关系为1:K，所述复制支路8用于隔离输出负载电容的切换对负反馈电路1中闭环稳定性的影响。具体的，所述复制支路8与所述驱动支路2的结构相同，包括NMOS管組1、匪03管組2、？]\«3管組3。匪03管111的漏极连接电源VDD，源极通过电阻Rl和电容Cll的滤波接第一差分运放4的负输入端，栅极连接第一电平移位电路5的输出端。PMOS管Ml3的漏极接地，源极通过电阻R3和电容C14的滤波连接第二差分运放6的负输入端，栅极接到第二电平移位电路7的输出端。NMOS管Ml2的漏极连接匪OS管Ml1的源极，源极连接所述PMOS管Μ13的源极，栅极连接电流源电路3的匪OS管M32的栅极，接收第三偏置电压。[0048]所述输入参考电压Vrpin及Vrnin可由带隙基准和参考电压产生电路产生。[0049]请一并参考图7,所述第一电平移位电路5包括电容C51、C52、C5以及开关S1-S8。所述电容C5的一端作为所述第一电平移位电路5的输入端连接所述第一差分运放4的输出端，所述电容C5的另一端作为所述第一电平移位电路5的输出端连接所述NMOS管Mil的栅极。所述电容C5的一端通过依次通过开关S4、S3连接参考电压Vbp2,所述电容C5的另一端依次通过开关S2、S1连接参考电压Vbpl，所述电容C51的一端连接所述开关S3、S4连接的节点，所述电容C51的另一端连接所述开关SI、S2连接的节点。所述电容C5的一端还依次通过开关S7、S8连接参考电压Vbp2，所述电容C5的另一端依次通过开关S5、S6连接参考电压Vbp1，所述电容C52—端连接所述开关S7、S8连接的节点，所述电容C52的另一端连接所述开关S5、S6连接的节点。所述参考电压VbplVbp2。所述开关31、33、35、37的断开和闭合由工作时钟：11^1控制，所述开关32、34、36、38的断开和闭合由工作时钟：11^控制，工作时钟：11^1和：11^是互补的时钟信号，通过工作时钟Clkl和Clk2分别控制S1-S8的断开和闭合可分别对电容C51、C52充电，再将电荷从电容C51及C52转移到电容C5。[0050]所述第二电平移位电路7包括电容C71、C72、C7以及开关S11-S18。所述电容C7的一端作为所述第二电平移位电路7的输入端连接所述第二差分运放6的输出端，所述电容C7的另一端作为所述第二电平移位电路7的输出端连接所述PMOS管Ml3的栅极。所述电容C7的一端依次通过开关S14、S13连接参考电压Vbn2,所述电容C7的另一端依次通过开关S12、S11连接参考电压Vbnl，所述电容C71—端连接所述开关S13、S14连接的节点，所述电容C71的另一端连接所述开关S11、S12连接的节点。所述电容C7的一端还依次通过开关S17、S18连接参考电压Vbn2,所述电容C7的另一端依次通过开关S15、S16连接参考电压Vbnl，所述电容C72—端连接所述开关S17、S18连接的节点，所述电容C72的另一端连接所述开关S15、S16连接的节点。所述参考电压Vbn2Vbnl。所述开关311、313、315、317的断开和闭合由工作时钟：11^1控制，所述开关312、314、316、318的断开和闭合由工作时钟：11^2控制。通过工作时钟：11^1和Clk2分别控制S11-S18的断开和闭合可分别对电容C71、C72充电，再将电荷从电容C71及C72转移到电容C7。[0051]所述第一及第二电平移位电路5和7用于扩宽输出驱动电压的摆幅，其中第一电平移位电路5用于提高电压，所述第二电平移位电路7用于降低电压。[0052]现结合附图6及7详述本发明实施例的工作过程。[0053]电路上电后，通过电流源电路3给NMOS管姐2、]«12、]\121、]\122以及?]\«5管姐3、]\123提供合适的偏置电压，但此时输出的驱动电压Vrp和Vrn可能不跟随输入参考电压Vrpin和Vrnin，必须给第一、第二电平移位电路5和7时钟Clkl和Clk2,使第一差分运放4及第二差分运放6输出的电压Vopl和Vonl产生移位，驱动电压Vrp和Vrn才能正常工作。Clkl和Clk2是互补的时钟，控制开关S1-S8以及S11-S18的断开和闭合，对电容C5和C7充放电，改变第一偏置电压Vop和第二偏置电压Von的电平。[0054]具体的，对于第一电平移位电路5,参考电压Vbpl和Vbp2满足VbplVbp2,经过一定的时间，使Vop-Vop1〜VbpI-Vbp2，只要满足Vop-Vgs21VDD-Vov21，这就可以使输出驱动电压Vrp=VDD-Vov21，这个可以通过调整参考电压Vbpl-Vbp2的差值来满足要求，其中Vgs21代表NMOS管M21的栅源间电压，Vov21代表NMOS管M21的过驱动电压。[0055]对于电平移位电路7,参考电压Vbnl和Vnb2满足VbnlVbn2,经过一定的时间，使Von-Vonl〜Vbnl-Vbn2，即使Von的输出电压更低，只要满足Von+IVgs23I〈IVov23I，这就可以使输出驱动电压Vrn=Vov23,这个可以通过调整参考电压Vbnl-Vbn2的差值来满足要求，其中，其中Vgs23代表PMOS管M23的栅源间电压，Vov23代表PMOS管M23的过驱动电压。[0056]最终的输出驱动电压范围Vrp-Vrn=VDD-Vov21-V〇V23,比传统源极跟随电路12，提高了一个Vgs=Vth+Vov，这是一个很大范围的提高。即，所述第一及第二电平移位电路5和7可以提高输出驱动电压的摆幅。[0057]本领域技术人员可以理解，与图2所示的实施例类似，所述驱动支路2,通过NMOS管M21和PMOS管M23构成推挽级输出，驱动支路2的PMOS管M23的栅极通过负反馈电路1中的第二差分运放6需要调整的电压更小，对于同样的差分运放6、16,驱动支路2能使输出驱动电压Vrn更快的稳定到输入参考电压Vrnin。利用PMOS管M23吸收电流，减小反馈环路调整电压，可以加快参考电压的响应速度。[0058]综上，本发明实施例中，通过第一、第二电平移位电路5和7,使驱动电压输出范围可以提高一个阈值电压和一个过驱动电压的范围。通过NMOS管M21和PMOS管M23构成推挽级输出，可以减小反馈环路的调整电压，能够加快输出参考电压的响应速度，可使用于高速电路，实现输出参考电压的快速稳定。[0059]在本发明实施方式和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和或”是指包含一个或多个相关联的列出项目的任何或所有可能组合。术语“第一”、“第二”仅用于描述的目的，而不能理解为指示或暗示相对重要性。在本说明书的描述中，术语“其他实施例”、“本实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。[0060]最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

权利要求：1.一种参考电压驱动电路，包括负反馈电路（1及驱动支路2;所述负反馈电路包括第一、第二差分运放4、6，第一、第二电平移位电路5、7，以及复制支路8;所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路上的电流的比例关系为1:K;所述复制支路包括第一MOS管Mil及第二MOS管Μ12，第一差分运放的正输入端接收第一参考电压Vrpin，第一差分运放器的负输入端连接至第一MOS管Mil的源极，第一差分运放的输出端通过第一电平移位电路连接至所述第一MOS管Mil的栅极，向所述第一MOS管Mil和所述驱动支路提供第一偏置电压;所述第二差分运放的正输入端接收第二参考电压Vrnin，第二差分运放器的负输入端连接至所述第二MOS管M13的源极，第二差分运放的输出端通过第二电平移位电路连接至所述第二MOS管（M13的栅极，向所述第二MOS管M13和所述驱动支路提供第二偏置电压，所述驱动支路接收第一及第二偏置电压产生第一及第二驱动电压Vrp、Vrn。2.如权利要求1所述的参考电压驱动电路，其特征在于，所述第一电平移位电路包括电容C51、C52、C5以及开关S1-S8;所述电容C5的一端连接所述第一差分运放的输出端，所述电容C5的另一端连接所述第一MOS管Mil的栅极;所述电容C5的一端依次通过开关S4、S3连接第三参考电压Vbp2，所述电容C5的另一端依次通过开关S2、S1连接第四参考电压Vbpl，所述电容C51—端连接所述开关S3、S4连接的节点，所述电容C51的另一端连接所述开关SI、S2连接的节点;所述电容C5的一端还依次通过开关S7、S8连接所述第三参考电压Vbp2，所述电容C5的另一端依次通过开关S5、S6连接所述第四参考电压Vbpl，所述电容C52—端连接所述开关S7、S8连接的节点，所述电容C52的另一端连接所述开关S5、S6连接的节点;所述第三参考电压小于所述第四参考电压;所述开关31、33、35、37的断开和闭合由第一工作时钟：11^1控制，所述开关32、34、36、38的断开和闭合由第二工作时钟Clk2控制，所述第一及第二工作时钟Clkl、Clk2是互补的时钟信号，通过第一及第二工作时钟Clkl、Clk2分别控制开关S1-S8的断开和闭合分别对电容C51、C52充电，再将电荷从电容C51、C52转移到电容C5。3.如权利要求1或2所述的参考电压驱动电路，其特征在于，所述第二电平移位电路7包括电容C71、C72、C7以及开关S11-S18;所述电容C7的一端连接所述第二差分运放6的输出端，所述电容C7的另一端连接所述第二MOS管M13的栅极;所述电容C7的一端依次通过开关S14、S13连接第五参考电压Vbn2，所述电容C7的另一端依次通过开关SI2、SI1连接第六参考电压Vbnl，所述电容C71—端连接所述开关SI3、S14连接的节点，所述电容C71的另一端连接所述开关S11、S12连接的节点；所述电容C7的一端还依次通过开关S17、S18连接第五参考电压Vbn2，所述电容C7的另一端依次通过开关SI5、S16连接第六参考电压Vbnl，所述电容C72—端连接所述开关SI7、S18连接的节点，所述电容C72的另一端连接所述开关S15、S16连接的节点；所述第五参考电压大于所述第六参考电压；所述开关（311、313、515、517的断开和闭合由第一工作时钟Clkl控制，所述开关312、314、316、318的断开和闭合由第二工作时钟：11^控制;通过第一、第二工作时钟Clkl、Clk2分别控制（S11-S18的断开和闭合分别对电容C71、C72充电，再将电荷从电容C71、C72转移到电容C7。4.如权利要求1所述的参考电压驱动电路，其特征在于，所述第一MOS管为匪OS管Mil，所述第二MOS管为PMOS管M13，所述复制支路还包括匪OS管M12，所述匪OS管M12的栅极接收一第三偏置电压，所述NMOS管M12的漏极与所述第一MOS管Mil的源极相连，所述NMOS管M12的源极与所述第二MOS管M13的源极相连，所述第一MOS管Mil的漏极接电源VDD，所述第二MOS管M13的漏极接地。5.如权利要求4所述的参考电压驱动电路，其特征在于，所述参考电压驱动电路还包括电流源电路，所述电流源电路包括一电流源30、NM0S管M32及PMOS管M33，电流源的输出端连接至NMOS管M32的漏极及栅极，NMOS管M32的源极与PMOS管M33的源极相连接，PMOS管M33的漏极接地，电流源30的输出端和PMOS管M33的栅极分别提供第三偏置电压及第二偏置电压。6.如权利要求1所述的参考电压驱动电路，其特征在于，所述第一差分运放的负输入端通过电阻Rl连接所述第一MOS管Mil的源极，还通过电容Cll接地；所述第二差分运放的负输入端通过电阻R3连接所述第二MOS管M13的源极，还通过电容Cl4接地。7.如权利要求1所述的参考电压驱动电路，其特征在于，所述驱动支路（2包括匪OS管M21、NM0S管M22、PM0S管M23，所述NMOS管M21的漏极连接电源VDD，源极输出第一驱动电压Vrp，栅极接收第一偏置电压;所述PMOS管M23的漏极接地，源极输出第二驱动电压Vrn，栅极接收所述第二偏置电压;所述匪OS管M22的漏极连接匪OS管M21的源极，源极连接所述PMOS管M23的源极，栅极接收一第三偏置电压。8.—种参考电压驱动电路，其特征在于，所述参考电压驱动电路包括负反馈电路（11及驱动支路（22;所述驱动支路（22包括匪OS管M21、匪OS管M22、PMOS管M23，所述NMOS管M21的漏极连接电源VDD，源极输出第一驱动电压Vrp，栅极接收所述反馈电路11输出的第一偏置电压;所述PMOS管M23的漏极接地，源极输出第二驱动电压Vrn，栅极接收所述反馈电路（I1输出的第二偏置电压;所述NMOS管M22的漏极连接NMOS管M21的源极，源极连接所述PMOS管M23的源极，栅极接收一第三偏置电压。9.如权利要求8所述的参考电压驱动电路，其特征在于，所述参考电压驱动电路还包括电流源电路，所述电流源电路包括一电流源30、NM0S管M32及PMOS管M33，电流源30的输出端连接至NMOS管M32的漏极及栅极，NMOS管M32的源极与PMOS管M33的源极相连接，PMOS管M33的漏极接地，电流源30的输出端和PMOS管M33的栅极分别提供第三偏置电压及第二偏置电压。10.如权利要求8所述的参考电压驱动电路，其特征在于，所述负反馈电路（11包括复制支路，所述复制支路包括NMOS管Mil、PM0S管M13、NM0S管M12，所述NMOS管M12的栅极接收第三偏置电压，所述NMOS管M12的漏极与所述NMOS管Mil的源极相连，所述NMOS管（M12的源极与所述PMOS管（M13的源极相连，所述NMOS管（Mil的漏极接电源VDD，所述PMOS管M13的漏极接地，所述匪OS管Mil的栅极接收第一偏置电压，所述PMOS管M13的栅极接收第二偏置电压。

百度查询： 深圳清华大学研究院 参考电压驱动电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD