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【发明公布】垂直堆叠FinFET和共享栅图案化_英特尔公司_201780094231.5 

申请/专利权人:英特尔公司

申请日:2017-08-24

公开(公告)日:2020-03-31

公开(公告)号:CN110945664A

主分类号:H01L29/78(20060101)

分类号:H01L29/78(20060101);H01L29/66(20060101);H01L21/8238(20060101);H01L29/417(20060101)

优先权:

专利状态码:在审-实质审查的生效

法律状态:2020.09.18#实质审查的生效;2020.03.31#公开

摘要:堆叠finFET结构包括鳍,该鳍至少具有半导体材料的第二层之上或之下堆叠的半导体材料的第一层。第一和第二层例如可包括IV族半导体材料层和III‑V族半导体材料层。堆叠finFET可包括P型finFET之上或之下堆叠的N型finFET,两个finFET可具有不同半导体材料层内的沟道部分。半导体材料的第一和第二层的沟道部分可耦合到垂直对准的独立栅电极。半导体材料的第一和第二层的沟道部分可由第一和第二层的子鳍部分垂直分离。与子鳍部分相邻的介电材料的不同层可例如作为固定电荷或杂质掺杂剂源来改进沟道部分之间的电隔离。

主权项:1.一种晶体管结构,包括:鳍,所述鳍在半导体材料的第二层之下或之上包括半导体材料的第一层;所述鳍的一个或多个侧壁之上并且与半导体材料的所述第一层相邻的第一栅叠层,其中所述第一栅叠层包括第一栅电极和第一栅介电层;第一源端子和第一漏端子,所述第一源端子和所述第一漏端子耦合到半导体材料的所述第一层并且在所述第一栅叠层的相对侧上,其中所述第一源和漏端子包括N型半导体;所述鳍的一个或多个侧壁之上并且与半导体材料的所述第二层相邻的第二栅叠层,其中所述第二栅叠层包括第二栅电极和第二栅介电层;以及第二源端子和第二漏端子,所述第二源端子和所述第二漏端子耦合到半导体的所述第二层并且在所述第二栅叠层的相对侧上,其中所述第二源和漏端子包括P型半导体。

全文数据:

权利要求:

百度查询: 英特尔公司 垂直堆叠FinFET和共享栅图案化

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