申请/专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)

申请日：2018-03-26

公开（公告）日：2020-03-31

公开（公告）号：CN108667484B

主分类号：H04B1/7075(20110101)

分类号：H04B1/7075(20110101);H04B1/7085(20110101);H04B1/7087(20110101);H04B1/71(20110101);H04B1/711(20110101);H04L27/00(20060101);H04L27/26(20060101);H04L27/38(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.03.31#授权;2018.11.09#实质审查的生效;2018.10.16#公开

摘要：本发明公开的一种非相干扩频数字收发信机瞬时测频与解调方法，旨在提供一种算法实现复杂度低，抗多站干扰的瞬时测频与解调方法，本发明通过下述技术方案予以实现：非相干接收算法模块捕获多普勒频率和码相位，通过同步头检测模数转换器的采样数据，完成同步头相关检测；瞬时测频模块与数字下变频模块以近实时ms量级多普勒频差测量和补偿消除多普勒，通过IDF滤波抽取器滤波抽取和匹配滤波，对I、Q数据直接取符号位，变成单比特后续处理，完成非相干解调、RS译码输出用户数据；扩频发射算法模块通过组帧、RS编码、差分编码和直接序列扩频处理以后进行符号映射、调制，送DAC数模转换，DAC通过双端转单端变压器，经第二滤波器滤波输出瞬时测频与解调信号。

主权项：1.一种非相干扩频数字收发信机瞬时测频与解调方法，具有如下技术特征：现场可编程门阵列FPGA内置非相干接收算法模块和扩频发射算法模块，外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，模数转换器ADC通过单端转双端变压器相连第一滤波器；FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器；时钟管理芯片CLK将单端输入内外时钟分为三路，第一路时钟通过第一CMOS供给FPGA，第二路时钟通过第二CMOS输出40MHz频率提供给模数转换器ADC作为采样时钟，第三路时钟输出低压差分信号LVDS供给FPGA输出端数模转换器DAC作为采样时钟；非相干接收算法模块接收经第一单端转双端变压器下变频，送入模数转换器ADC的第一滤波器滤波处理后的滤波信号，捕获多普勒频率和码相位，采用非相关叉积和点积计算，后接帧头检测，同步头检测，模数转换器ADC的采样数据，完成相关；在FPGA中，模数转换器ADC采样数据经数字下变频，瞬时测频单元模块进行ms量级瞬时测频和更新周期，采用粗测和精测两级测频近实时ms量级多普勒频差补偿消除多普勒，通过IDF滤波抽取器滤波抽取和匹配滤波以后，对I、Q数据直接取符号位，变成单比特进行后续处理，而后完成非相干解调、RS译码，RS译码以后输出用户数据；扩频发射算法模块接收用户数据，通过组帧、RS编码、差分编码和直接序列扩频处理以后进行符号映射、调制，送数模转换器DAC进行数模转换，数模转换器DAC通过双端转单端变压器，经第二滤波器滤波输出瞬时测频与解调信号。

全文数据：非相干扩频数字收发信机瞬时测频与解调方法技术领域[0001]本发明主要应用于低成本短距无线编队或集群测控或低速数传领域，为IOkm以下短距无线编队系统提供一种低成本、抗多节点间干扰、体积小重量轻的扩频数字收发信机。技术背景[0002]任何数字通信系统都是离散信号的传输，要求收发两端信号在频率上相同和相位上一致，才能正确地解调出信息。扩频通信系统也不例外。一个相干扩频数字通信系统，接收端与发送端必须实现信息码元同步、PN码码元和序列同步和射频载频同步。只有实现了这些同步，浮扩系统才能正常的工作。可以说没有同步就没有扩频通信系统。可以是扩频通信是当前信息领域中非常重要的技术，由于扩频通信具有很强的抗干扰信、良好的保密性和功耗低等特点，所以它成为一种被广泛应用的通信技术。序列扩频码序列是一种比较常用伪随机序列，它之所以能在扩频通信中得到高度的重视，是因为它具有比较好的自相关性，是那种狭义上的伪噪声序列，而且小序列易于产生和复制。数字数据中的加扰、加密、误码率测量和同步与卫星通信的码分多址等众多领域中也常用到序列。由于伪随机码的一些相关的特性，使伪随机序列来经常作为扩频通信系统中的扩频的频谱。而这些特性中的速度、长度、编码类型等重要指标直接影响着扩频通信系统的性能。在随机信号的码元序列中可能出现波形在很长的一段时间内连续的出现同一种波形。这会导致接收端不能很清楚的辨认码元的起止点。[0003]载波同步在任何一个通信系统中，都少不了发送的和接收的信号。在实际的应用过程中，就是从接收到的信号中提取有用的发送过来的信号。因为在信号的传输过程中会遇到噪声、干扰等因素发生畸变。这些因素就会影响信号本身的振幅、相位和频率等参数。所谓的同步就是能更好的还原出原信号就会需要对这些信号进行参数估值的过程。在实际常用到的通信系统中同步包括载波同步、码同步和位同步等。其中载波同步在其中起到非常重要的位置。载波同步的方法主要有两种。插入导频法。此方法就是在发射机发送的信号中插入一个专门波的同步。导频通常是单个或者多个特定频率的未经过调制的正弦信号。然后在接收端提出导频信号，利用这个导频信号的相位和频率来决定接收机本地产生的载波信号的相位和频率。这种方法通常在信号和信号的传输过程中应用较多。直接法就是在接收机端从接收到的有用的信号中直接提取出载波信号，而不需要第一个方法中专门的来传送导频信号。这种方法也可叫做自同步法。直接法具有携带信息的信号在传输的过程中拥有全部的发送功率的特点。现有技术通常在接收端接收到的信号中提出载波的方法是用倍频.分频法。但是在分频时存在相位不确定性。并且，信道中也存在不稳定性，使接收到的信号的相位产生随机的波动，如果接收端的载波不能与其跟踪变化，就会造成同样的相位颠倒。在通常情况下接收机不能确定接收信号中扩频码的起始位置，这是由于收发信机的双方时钟不稳定、信号传播延时、扩频序列启动性差等因素造成的。为了解决这样的问题，所以在接收机系统中需要码同步系统。[0004]码同步系统的第一步就是码捕获，码捕获就是使接收机中的码与接收信号中的码相位对齐，码捕获又称为粗同步。接下来便是码跟踪，码跟踪的作用就是让接收机的本地码与接收到的信号相位上误差进一步的减少。伪随机序列的一个重要的特性便是其自相关函数的主峰值很大，扩频序列的捕获和跟踪便是依据这个特性来实现的。数字收发信机中主要的环节是伪码同步，码同步技术中的两个关键步骤是码捕获和码跟踪。基于相关器的分段相关求绝对值和的串行捕获法;跟踪采用的是延迟锁定环的方法。在实际的应用中，码的同步过程是比较复杂的，而且码的同步方法有很多种。从接受到的信号域上考虑的话，大部分主要的研究还是在频域和时域上。而且相对时域来说，从频域上来处理接受到的信号使之达到同步具有相当高的抗干扰和多径效应，而且更能解决那些由于收发端频率不同、多普勒效应所带来的问题。伪码同步的过程也就是使数字收发信机两端的伪码保持一致，在这个伪码同步的过程中主要包括两个部分，一个是伪码的捕获，另一个是伪码的跟码捕获的阶段，使数字接收机的产生的伪随机码与接收到的伪随机码在相位上相差小于某个阀值，在实际的应用过程中设的这个阀值都是小于半个伪随机码的最小码片宽度。在其捕获的方法上大部分都是采用串行捕获、并行捕获、串并行捕获、多通道相关捕获和匹配滤波器法等，目前暂无特别的新的技术。[0005]目前国内对伪码跟踪的研究主要是对环路宽带的选取和环路参数的设计，来改变伪码跟踪环的性能。国内也有不少的专家想利用小波变换、神经网等技术来实现伪码捕获的新途径，但是现在大部分只是停留在研究的阶段，没有多大实际应用。捕获完成后便进入了跟踪阶段，使数字接收机产生的伪随机的相位更接近数字发射机的伪随机码的相位，也就是数字接收机收到的伪码的相位。伪码的跟踪又称精同步，一般来说码跟踪后会使收发双端的码元误差会控制在十分之一的码元内。码跟踪一般都是采用延迟锁定环的跟踪方法。延迟锁定环的方法在跟踪两个信号的相位差是非常有效的，这是由于自相关函数具有双值特性，这样延迟锁定环都可以对其进行跟踪。所以在大多数的通信系统中都利用这种方法进行伪码跟踪。收发信机采用数字信号处理技术，用自适应滤波实现。目前运行的收发信机基本上使用的是幅度键控式可自发自收的收发信机，采用非相干检测（15"+方式，即包络检波。它实现简单，但抗噪声性能不理想。接收机可以用相干解调器和积分器组成的相关器来实现，条件是相干解调后的滤波器必须严格按照匹配滤波的要求设计，才能实现真正的最佳接收。信号的相干检测，可以使得信息的能量共振增强，极大地提高信噪比，但是需要产生本地同频同相载波。同时，为了实现最佳接收，还要实现尖锐滤波器，以抑制噪声能量，提高信噪比。如果不能产生与信号载波同频同相的本地载波，则相干解调后将有可能带来严重失真；同时，高Q值的滤波器用无源滤波器设计极为复杂，工艺水平要求很高，很难保证性能，而且时延很大，这也正是目前收发信机少有采用相干解调的原因。[0006]国内、外文献公开了很多采用非相关方法的扩频收发信机，公开的方案通常更多的是采用相关扩频接收方法，大都采用了复杂的码同步环方案，其接收机依然比较复杂，FPGA资源消耗相对较多；其算法结构中包括码环、载波环和位同步环三大环路，设计复杂最高，不适合低成设计使用。没有采用本发明的瞬时测频补偿的方案。直接序列扩频系统会遇到各种干扰，除去多径干扰外，常见的有宽带干扰通常为自嗓声，如雷电、大气噪声、工业设备点火装置等）。解调采用非相关叉积和点积计算后接帧头检测的检测结构，差分解调对载波频偏不敏感，但载波频偏过大或载波频偏产生了相位，叠加到数据上导致的判决问题。在同步传输网络中，各数据站点，被分配到一系列时间槽中，每个站点只能在自己的时间槽中发送数据，而别的站点不能在这个时间槽中发送信息。这样一来就会有一些空的时间槽没有被利用，造成资源上的浪费。发明内容[0007]本发明的目的是针对现有技术的成本高、算法复杂度大的不足，提供一种体积小、重量轻、成本低、算法实现复杂度低，抗多站干扰的非相干扩频数字收发信机瞬时测频与解调方法，以解决无线短距遥控和数传瞬时测频与解调的问题。[0008]本发明的上述目的可以通过以下措施来达到，一种非相干扩频数字收发信机瞬时测频与解调方法，具有如下技术特征:现场可编程门阵列FPGA内置非相干接收算法模块和扩频发射算法模块，外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，模数转换器ADC通过单端转双端变压器相连第一滤波器;FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器;时钟管理芯片CLK将单端输入内外时钟分为三路，第一路时钟通过第一CMOS供给FPGA，第二路时钟通过第二CMOS输出40MHz频率提供给模数转换器ADC作为采样时钟，第三路时钟输出低压差分信号LVDS供给FPGA输出端数模转换器DAC作为采样时钟；非相干接收算法模块接收经第一单端转双端变压器下变频送入模数转换器ADC的第一滤波器滤波处理后的滤波信号，捕获多普勒频率和码相位，采用非相关叉积和点积计算后接帧头检测，同步头检测模数转换器ADC的采样数据，完成相关;在FPGA中，模数转换器ADC采样数据经数字下变频、瞬时测频单元模块进行ms量级瞬时测频和更新周期，近实时ms量级多普勒频差补偿消除多普勒，通过IDF滤波抽取器滤波抽取和匹配滤波以后，对I、Q数据直接取符号位，变成单比特进行后续处理，而后完成RS译码，非相干解调、RS译码以后输出用户数据;扩频发射算法模块接收用户数据，通过组帧、RS编码、差分编码和直接序列扩频处理以后进行符号映射、调制，送数模转换器DAC进行数模转换，数模转换器DAC通过双端转单端变压器，经第二滤波器滤波输出瞬时测频与解调信号。[0009]本发明相比于现有技术具有如下有益效果。[0010]体积小、重量轻、成本低。本发明采用现场可编程门阵列FPGA内置非相干接收算法模块和扩频发射算法模块，外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，模数转换器ADC通过单端转双端变压器相连第一滤波器;FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器。采用低成本、低功耗的FPGA及其附属芯片，FPGA采用具有100万门逻辑资源的Xilinx-XC65SLX100芯片，硬件设计成本低，整个PCB板尺寸为65mm*35mm，重量20g，功耗小于4W，符合整个设计要求。可使系统成本、体积、重量和功耗减小，硬件设计和数字算法采用低成本和低复杂度实现方法，采用的软、硬件方法从通信系统角度优化成本和实现复杂度，满足系统的要求，相比于复杂的相干接收实现方案成本低、体积小、重量轻、功耗小。采用频率瞬时可调的数字下变频器、瞬时测频多普勒补偿。非相干解调、RS译码以后输出用户数据。由于对信号只取符号为后续相关和帧头检测都大大简化，直接取符号位的方法，能免去前级需要的AGC模块，也大大简化了系统的后续运算处理，比如乘法变成加减法等。[0011]算法实现复杂度低。本发明采用现场可编程门阵列FPGA内置非相干接收算法模块和扩频发射算法模块实现多普勒频率和码相位捕获，结合点积叉积数据结果的帧同步模糊检测，增强了检测的鲁棒性;解调采用非相关叉积和点积计算后接帧头检测，采用瞬时测频单元模块ms量级更新周期，采用开环的非相干扩频接收算法，同时结合工程中常的多种简化JPL简化算法，以及相关采用类似累加器等多种简化算法，进一步降低计算资源的消耗和FPGA功耗。不采用复杂的扩频码环、载波环、位同步环等算法结构，采用RS15,11编码、差分编码、扩频码长32〜512、BPSK调制方式，直接开环接收，从通信收、发链路进行优化，无需设计相关接收机方案中复杂的码同步环、载波同步环、位同步环，降低了算法复杂度，降低了FPGA资源消耗量。结合后续的非相干检测，点积叉积非相干解调可以容忍2kHz的频偏，前面多普勒频率补偿压力不大，瞬时测频即可满足，无需复杂的环路，进一步降低算法的资源消耗和整个接收方案的复杂度;IDF采用累加器和周期性输出清零的方法替代传统的FIR滤波器，将相关器变为累加器，降低资源消耗，JPL简化算法采用加减法器实现复数求模替代了原本的乘法器资源，对I、Q数据直接进行硬判决，简化了后续解扩相关计算的复杂度。采用了帧头模糊检测的方法，即将数据的点积和叉积的数据，以及两者取非以后的数据都进行帧头检测，检测到帧头的数据帧被输出作为正确帧接受并输出，避免必要的复杂载波相位参数估计算法。[0012]抗多站干扰。本发明针对系统开电在晶振和其它因素导致频漂稳定之前，便要快速进入工作状态的应用特点，非相干接收算法模块接收经第一单端转双端变压器下变频、第一滤波器滤波处理后的模数转换器ADC的采样数据，在FPGA中完成相关、同步头检测和非相关解调。采用的非相干方案对叉积和点积都进行检测判决，不会有其它方法锁相环无法锁定或者因冲击失锁等问题。扩频发射算法模块直序扩频具有很高的处理增益，能对有用信号进行相关接收，对干扰信号迸行频谱扩展，干扰的大部分功率都能被接收机中频带通滤波器滤除，所以系统的抗干抗性能很强。[0013]算法实现复杂度小。本发明采用两级测频方案粗测和精测），具有毫秒ms量级的频率补偿更新周期，能够满足工程实际要求;本发明所采用的瞬时测频多普勒补偿方法、点积-叉积非相关解调方法、同步头检测方法、以及数据帧头检测方法，使接收端的数字算法，不再需要复杂的载波同步环、位同步环和伪码同步环，因此复杂度方面比传统的非相干接收算法和相干接收算法具有明显的优势。[0014]本发明采用积分清零IDF滤波抽取器、取符号位判决直接硬判决、JPL简化算法、简单相关等减小计算资源消耗;这是由于当信号过过采样倍数很高时积分清零IDF滤波器，不象传统的FIR滤波器采用乘累加器资源实现，而是采用累加器来实现，将相邻的采样点累加在一起，同时完成滤波器和抽取的功能，累加完要求的点数以后，积分器（累加器清零，进行下一次累积，因此资源消耗较小;取符号是对多位宽度如10位的定点数据做硬判决，输出得到0、lbit流，对bit流的各种计算都得到简化，节省了FPGA资源消耗;JPL简化算法将复杂的复数求模，简化为加法运算，节省了FPGA资源消耗;硬判决以后的相关是在bit流水上进行的，不再采用多位定点乘法器，而是简单的与或非等位运算，简化了运算。附图说明[0015]为了更清楚地理解本发明，现将通过本发明实施例，同时参照附图，来描述本发明，其中：图1是本发明非相干扩频数字收发信机瞬时测频与解调硬件电路组成框图。[0016]图2是图1中的非相干接收算法模块和扩频发射算法模块的电路原理图。[0017]图3是图2中的瞬时测频模块原理框图。[0018]图4是图3中频率分槽搜索的频率-码相位二维分槽搜索的示意图。[0019]图5是图2中非相干解调模块原理框图。具体实施方式[0020]参阅图1。在以下描述的实施例中，非相干扩频数字收发信机瞬时测频与解调方法采用的非相干扩频数字收发信机瞬时测频与解调的硬件电路，包括，PCB板上嵌入在现场可编程门阵列FPGA芯片中的开环式非相干接收算法模块和扩频发射算法模块。现场可编程门阵列FPGA外围挂接时钟管理芯片、滤波芯片、电平转换芯片、BPI配置芯片、以及接口插件、分别接收信号数字化和发射信号模数转换器ADC和数模转换器DAC13FPGA外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，其中，非相干接收算法模块输入端通过模数转换器ADC相连第一单端转双端变压器和第一滤波器，模数转换器ADC通过单端转双端变压器相连第一滤波器;FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器;时钟管理芯片CLK将单端输入内外时钟分为三路，第一路时钟通过第一CMOS供给FPGA，第二路时钟通过第二CMOS输出40MHz频率提供给模数转换器ADC作为采样时钟，第三路时钟输出低压差分信号LVDS供给FPGA输出端数模转换器DAC作为采样时钟;非相干接收算法模块接收经第一单端转双端变压器下变频送入模数转换器ADC的第一滤波器滤波处理后的滤波信号，捕获多普勒频率和码相位，采用非相关叉积和点积计算后接帧头检测，同步头检测模数转换器ADC的采样数据，完成相关;在FPGA中，模数转换器ADC采样数据经数字下变频、瞬时测频单元模块进行ms量级瞬时测频和更新周期，近实时ms量级多普勒频差补偿消除多普勒，通过IDF滤波抽取器滤波抽取和匹配滤波以后，对I、Q数据直接取符号位，变成单比特进行后续处理，而后完成RS译码，非相干解调、RS译码以后输出用户数据;扩频发射算法模块接收用户数据，通过组帧、RS编码、差分编码和直接序列扩频处理以后进行符号映射、调制，送数模转换器DAC进行数模转换，数模转换器DAC通过双端转单端变压器，经第二滤波器滤波输出瞬时测频与解调信号。[0021]FPGA是数字收发信机算法的核心算法芯片，可以采用XiIinx公司型号为XC6SLX100-2FG484I的FPGA芯片，该FPGA核心芯片电压为1.2V，IO电压为3.3V，其逻辑资源为100万门。FPGA外挂一片BPI配置芯片，可以采用支持BPI模式，型号为S29GL256P10TFI010的32MB。[0022]模数转换器ADC芯片可以采用分辨率为14bit，采样率达80Msps，型号为TI公司的ADS6142芯片。数模转换器DAC可以采用分辨率14bit，采样率lGsps，型号为ADI公司AD9957的芯片。[0023]滤波器可以采用型号为LFCN-80芯片。时钟芯片采用ADI的AD9513,时钟输入范围为0〜1.6GHz，AD9513时钟输出包括3路LVDS或6路CMOS，其中LVDS最大输出频率为800MHz，CMOS最大输出频率为250MHz。内外时钟通过更改交流耦合电容实现切换，AD9513时钟输入端采用单端输入，其输出1路CMOS40MHz提供给ADC芯片，作为采样时钟，一路LVDS输出供给DAC采样时钟，一路CMOS供给FPGA。[0024]单端转双端变压器可以采用Mini-Circuit公司的1:1电平转换变压器TC1-1T+。[0025]电平转换变压器把单端输入信号转换为差分信号并送到ADC芯片或相反地把DAC输出差分信号转换成单端模拟信号输出。[0026]参阅图2。由于本实施例采用的同频多站扩频系统是非相关接收，根据实测多普勒频偏在2MHz之内，不影响后续解调处理，所以对瞬时测频模块的测频精度要求不高，但对测频的实时性有ms量级的测频更新周期的要求，瞬时测频模块必须采用抑制其它站的信号干扰，单站使用的情况，瞬时测频方案还可以进一步简化搜索算法;本实施实际系统链路信道条件较好，采用瞬时测频方法，能够满足非相干解调和伪码相关的要求，因此接收算法中没有设计复杂的载波同步环、扩频码同步环路、符号同步环等环路，降低了系统实现的复杂度。FPGA内置扩频发射算法模块和非相干接收算法模块。[0027]扩频发射算法模块包括:数据组帧模块，RS编码模块、差分编码模块、直接序列扩频模块、符号映射模块、调制模块和成形滤波等模块，数据组帧模块实现用户bit流按固定帧长形成物理层传输帧，并添加用于接收端进行同步和信息获取的帧同步头、帧信息字段；RS编码模块采用FPGA中的IPcore实现RS15，11格式的RS编码;差分编码模块采用编码公式：〃々）="A'㊉-1实现差分编码，即，k时刻的编码输出Outk由k时刻的输入In⑹与k-Ι时刻的编码输出Outk-Ι的异或得到;直接序列扩频模块根据用户设置的PN码号，从伪码序列模块中选择相应的伪码作为扩频码，对输入的用户数据bit流进行扩频;扩频后的数据bit流实现双相移相键控BPSK调制的符号映射，S卩bit符号0被映射成-1星座点，bit符号1被映射成+1星座点；调制模块将输入的星座点数据和载波生成模块生成的载波cos相乘，得到调制输出；成形滤波模块将调制信号按要求的成形系数进行成形滤波，以降低码间干扰、提高频率效率以及改善带外频谱滚降特性;成形滤波器以后的数据被送达DAC进行数模转换。[0028]非相干接收算法模块主要包括:顺次串联的数字下变频、滤波抽取、匹配滤波、取符号、带同步头检测的相关、非相关解调和RS译码等模块，以及并联在数字下变频模块与滤波抽取之间的瞬时测频模块和受控本振模块。数字下变频模块利用受控本振模块频率受控的本振信号，对从ADC输入的数字信号进行数字下变频，以消除输入信号中的载波多普勒频偏;数字下变频模块若没能将载波多普勒消除完全，而是剩余了一定的残余频偏，瞬时测频模块将检测到这个残余频偏，残余频偏会作用到受控本振模块控制输出本振频率值，通过这个环路的闭环控制，从而使从ADC输入信号中的载波频偏残余量抑制较小的数值;滤波抽取模块实现低通滤波，并将较高的输入数据采样率也就是ADC采样率），降低到满足带宽要求、又利于在FPGA中低速时钟实现的速率上；匹配滤波模块的滤波成形系数与发射端的成形滤波相匹配，匹配滤波以后的数据被进一步抽取降速到调制符号速率上;取符号模块对输入符号直接取符合，也就是硬判决，正的定点数据被判决为0,负的定点数据被判决为1，因此符号模块的输出数据是bit流数据;相关模块对输入的bit流数据，利用本地伪码进行移相相关搜索同步头到达信息，一旦搜索到同步头达到，便将数据送到非相关解调模块解调，否则丢掉数据，继续实时搜索（突发通信方式）；非相关解调模块采用叉积-点积差分译码方式译码，并在其后检测用户数据帧头，得到正确的数据帧输出到RS译码模块;RS译码模块也是采用FPGA中的IPcore进行译码，译码格式和编码格式相同。[0029]参阅图3。在瞬时测频模块中，由于有64个扩频系统同时同频工作，瞬时测频模块不能直接采用FFT进行测频，因为它容易测量到其它站的多普勒频率而产生错误，本发明采用频率分槽和伪码相位分槽的二维搜索方法，频率维分槽可以预先消除该频率分槽所在的频偏，本地伪码相位分槽是本伪码的不同延迟相位版本，二维搜索时要不断的调整频率分槽和本地码相位分槽进行搜索，只有当输入信号的多普勒频率和扩频码相位落入二维搜索时设定的频率分槽和本地伪码分槽时，才能使后面的相关积分器，得到较高的相关峰而检测到;搜索中，若频率槽不正确，则消除分槽频率以后存在频差会导致相关器积分值很小无通过门限，若信号中扩频码其它站的信号）与本地码不相同，不同站的伪码不相关，积分器的输出也很小无法通过门限，若信号中扩频码是本站的扩频码，但相位延迟不同，其互相关积分值也无法通过门限，只有在信号和本地的频率分槽、伪码、伪码相位三者都对应上以后，积分器才有很高的相关峰输出。本发明为提高测频精度，在二维搜索后还级联了一级FFT精测频。[0030]具体实施方法是:非相干接收算法模块将数字下变频模块输出的数据，送入瞬时测频模块中的积分清零滤波器IDF进行滤波抽取实现降采样，降采样以后的数据通过鉴相器模块恢复出信号中的多普勒频率信号，将载波多普勒的可能的最大频率范围细分为多个分槽或分段，以频率槽的中心频率作为多普勒频偏，在最大可能频率范围内所分出的频率槽内，利用多个搜索模块进行并行搜索;在一个频率槽中搜索时，还需要进行伪码相位移动搜索，实现多普勒和码相位的二维搜索瞬时测频，将搜索到的当前多普勒将其分槽频率消除频偏;分槽频率消除多普勒频偏以后，移动本地码相位进行所有可能的移相相位相关搜索，相关结果与给定门限进行比较，确定搜索是否成功，通过门限即搜索成功，否则采用同样方法，搜索完所有的频率槽，将相关结果通过频率槽门限的码相位值作为多普勒频偏和码相位偏差值，实际实现中为了搜索过程的可靠性，将所有频率槽和伪码的所有移相相位都进搜索，保留最大相关峰对应的所在的频率槽的频率和伪码相位，作为最后的搜索的测频结果;输出选择模块将搜索到的最大峰频率槽和码相位所对应的数据，送到FFT精测频模块进行精测频，采用离散傅氏变换FFT的快速算法进行复数变换，快速傅氏变换FFT变换以后，需要进行功率谱计算，需要利用乘法器进行求模计算，为了节省资源，简化计算，求模采用了JPL简化算法，其计算公式：式中，复数z=x+yi，i是虚数单位符号，X，y是实数。瞬时测频模块的最终输出的瞬时测频值是分槽频率与精测频的和，这个和值便是数据中的载波多普勒频偏，它被送到受控本振模块生成相应的正交载波信号，与数字下变频模块的输入信号混频便消除了载波多普勒。[0031]鉴相器模块的功能是消除调制数据信息的影响，恢复出抑制载波中的多普勒频率，由于是调制模式采用的是BPSK调制，其复数鉴相公式如下：式中，Ire、Qim为复数鉴相输出信号，I、Q为鉴相器的输入信号，Δω是载波多普勒角频率，钩是载波初相。[0032]参阅图4。为满足ms量级的瞬时测频实时性要求，本实施例瞬时测频模块采用并行16个搜索模块同时对码相位分槽频率进行搜索，实现粗测频值;在粗测频中，瞬时测频模块的搜索器从频率-码相位分槽频率的中心频率f〇开始，向正负两个方向向外进行并行搜索；搜索器在搜索某个频率槽时，先消除分槽所在的多普勒，然后在码相位维滑动相关积分，相关积分对每个码相位输出一个积分值，积分值超过设计门限值时，此时对应的频率槽的中心频率即是粗测频值，对应的码相位是码的粗相位。[0033]确定了频率分槽以后，分槽频率消除的公式如下，消除分槽频率以后的I、Q输出数据，式中，I⑴、Qt是t时刻鉴相器的输出值，也就是频率搜索的输入值，Δω是分槽频率与中心频率f〇的频偏，％是分槽频率消除过程中的相差。[0034]本实施例选取了64个自相关特好、互相关特性很差的PN码作为64个站的扩频码，扩频码长为32〜512,扩频码被存储在RAM中，每输入Ibit的数据，根据扩频码编号读出相应长度的扩频码，输入数据为〇时，扩频码取反作为输出，输入数据为1时，无需取反，直接输出。[0035]由于接收机不再采用复杂的码环、载波环、以及位同步环来降低接收机复杂度和成本，非相干解调部分通过指标分解，对瞬时测频更新周期需求在ms量级，对测频精度的要求在2MHz左右，本方法在搜索并行度η=16时，时间上和精度上满足系统要求。[0036]参阅图5。为了避免出现小概率超过V2的以及数据bit模糊的情况，采用了帧头模糊检测的方法，避免错误，即将数据的点积和叉积的数据，以及两者取非以后的数据都进行帧头检测，检测到帧头的数据帧被输出作为正确数据帧接受并输出。[0037]非相关差分译码解调是通过差分译码来实现的，能够消除符号的相位模糊，并且对多普勒也不是很敏感。在点积-叉积非相干差分译码中，取非以后的I、Q两路比特流的两路数据，送到点积和叉积模块完成叉积和点积差分译码，点积、叉积结果被送往帧头检测模块对叉积、点积的比特流及二者取非以后的比特流进行帧头检测，将检测到的帧头作为正确数据帧差分输出数据。上述差分译码的公式为：点积：叉积：式中，dot⑹表示k时刻点积输出、cross⑹表示k时刻叉积输出，I⑹，Q⑹分别表示k时刻I、Q的数据bit;[0037]载波相位及初值在点积和叉积操作以后被消除，但载波频偏产生了相位，叠加到数据上，导致判决问题。当|炉|小于312时正确的数据输出在点积支路；当|p|大于312时正确的数据输出在叉积支路;频偏导致的相位值为：其中，Af是频偏值，Tb是bit间隔;本方案对叉积和点积的输出均进行数据检测，保证数据帧的正确接收能力，也降低了瞬时测频模块的测频精度要求和实时性要求。[0038]以上所述的仅是本发明的优选实施例。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干变形和改进，这些变更和改变应视为属于本发明的保护范围。

权利要求：1.一种非相干扩频数字收发信机瞬时测频与解调方法，具有如下技术特征:现场可编程门阵列FPGA内置非相干接收算法模块和扩频发射算法模块，外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，模数转换器ADC通过单端转双端变压器相连第一滤波器;FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器;时钟管理芯片CLK将单端输入内外时钟分为三路，第一路时钟通过第一CMOS供给FPGA，第二路时钟通过第二CMOS输出40MHz频率提供给模数转换器ADC作为采样时钟，第三路时钟输出低压差分信号LVDS供给FPGA输出端数模转换器DAC作为采样时钟;非相干接收算法模块接收经第一单端转双端变压器下变频，送入模数转换器ADC的第一滤波器滤波处理后的滤波信号，捕获多普勒频率和码相位，采用非相关叉积和点积计算，后接帧头检测，同步头检测，模数转换器ADC的采样数据，完成相关;在FPGA中，模数转换器ADC采样数据经数字下变频、瞬时测频单元模块进行ms量级瞬时测频和更新周期，近实时ms量级多普勒频差补偿消除多普勒，通过IDF滤波抽取器滤波抽取和匹配滤波以后，对I、Q数据直接取符号位，变成单比特进行后续处理，而后完成非相干解调、RS译码，RS译码以后输出用户数据;扩频发射算法模块接收用户数据，通过组帧、RS编码、差分编码和直接序列扩频处理以后进行符号映射、调制，送数模转换器DAC进行数模转换，数模转换器DAC通过双端转单端变压器，经第二滤波器滤波输出瞬时测频与解调信号。2.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:非相干扩频数字收发信机瞬时测频与解调方法采用的硬件电路，包括，PCB板上嵌入在现场可编程门阵列FPGA芯片中的开环式非相干接收算法模块和扩频发射算法模块。3.如权利要求2所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:现场可编程门阵列FPGA外围挂接时钟管理芯片、滤波芯片、电平转换芯片、BPI配置芯片、以及接口插件、分别接收信号数字化和发射信号的模数转换器ADC和数模转换器DAC。4.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于：FPGA外挂一片BPI配置芯片和时钟管理芯片CLK，以及时钟管理芯片CLK通过互补金属氧化物半导体存储器CMOS相连的模数转换器ADC，其中，非相干接收算法模块输入端通过模数转换器ADC相连第一单端转双端变压器和第一滤波器，模数转换器ADC通过单端转双端变压器相连第一滤波器;FPGA输出端外挂数模转换器DAC，数模转换器DAC通过双端转单端变压器相连第二滤波器。5.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:扩频发射算法模块包括:数据组帧模块，RS编码模块、差分编码模块、直接序列扩频模块、符号映射模块、调制模块和成形滤波等模块，数据组帧模块实现用户bit流按固定帧长形成物理层传输帧，并添加用于接收端进行同步和信息获取的帧同步头、帧信息字段;RS编码模块采用FPGA中的IPcore实现RS15，11格式的RS编码;差分编码模块采用编码公式:实现差分编码，k时刻的编码输出Out⑹由k时刻的输入In⑹与k-Ι时刻的编码输出Outk-Ι的异或得至IJ;直接序列扩频模块根据用户设置的PN码号，从伪码序列模块中选择相应的伪码作为扩频码，对输入的用户数据bit流进行扩频;扩频后的数据bit流实现双相移相键控BPSK调制的符号映射，即bit符号0被映射成-1星座点，bit符号1被映射成+1星座点；调制模块将输入的星座点数据和载波生成模块生成的载波cos相乘，得到调制输出；成形滤波模块将调制信号按要求的成形系数进行成形滤波，成形滤波器以后的数据被送达DAC进行数模转换。6.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:非相干接收算法模块将数字下变频模块输出的数据，送入瞬时测频模块中的积分清零滤波器IDF进行滤波抽取实现降采样，降采样后的数据通过鉴相器模块恢复出信号中的多普勒频率信号，将载波多普勒的可能的最大频率范围细分为多个分槽或分段，以频率槽的中心频率作为多普勒频偏，在最大可能频率范围内所分出的频率槽内，利用多个搜索模块进行并行搜索。7.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:搜索模块在一个频率槽中搜索时，进行伪码相位移动搜索，实现多普勒和码相位的二维搜索瞬时测频，将搜索到的当前多普勒将其分槽频率消除频偏;分槽频率消除多普勒频偏后，移动本地码相位进行所有可能的移相相位相关搜索，相关结果与给定门限进行比较，确定搜索是否成功，搜索完所有的频率槽，将相关结果通过频率槽门限的码相位值作为多普勒频偏和码相位偏差值。8.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:输出选择模块将搜索到的最大峰频率槽和码相位所对应的数据，送到FFT精测频模块进行精测频，采用离散傅氏变换FFT的快速算法进行复数变换，快速傅氏变换FFT变换以后，进行功率谱计算，利用乘法器进行求模计算。9.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于:瞬时测频模块最终输出的瞬时测频值是分槽频率与精测频的和，这个和值便是数据中的载波多普勒频偏，它被送到受控本振模块生成相应的正交载波信号，与数字下变频模块的输入信号混频消除载波多普勒。10.如权利要求1所述的非相干扩频数字收发信机瞬时测频与解调方法，其特征在于：瞬时测频模块采用并行16个搜索模块同时对码相位分槽频率进行搜索，实现粗测频值;在粗测频中，瞬时测频模块的搜索器从频率-码相位分槽频率的中心频率f〇开始，向正负两个方向，向外进行并行搜索;搜索器在搜索某个频率槽时，先消除分槽所在的多普勒，然后在码相位维滑动相关积分，相关积分对每个码相位输出一个积分值，积分值超过设计门限值时，此时对应的频率槽的中心频率即是粗测频值，对应的码相位是码的粗相位。

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