申请/专利权人：高通股份有限公司

申请日：2015-10-06

公开（公告）日：2020-05-19

公开（公告）号：CN107078726B

主分类号：H03K5/135(20060101)

分类号：H03K5/135(20060101);H03L7/00(20060101)

优先权：["20141107 US 14/535,744"]

专利状态码：有效-授权

法律状态：2020.05.19#授权;2017.09.12#实质审查的生效;2017.08.18#公开

摘要：公开了用于将数字信号转换成时钟相位的系统和方法。示例数字到相位转换器电路接收互补的同相和正交时钟信号并且在由数字相位控制输入控制的相位处产生四个时钟输出。该数字到相位转换器使用第一和第二预驱动器模块来缓冲该同相和正交时钟信号并且产生对应的具有受控的转换速率的经缓冲时钟信号。混频器模块通过形成经缓冲时钟信号的加权组合来产生时钟输出。该加权基于相位控制输入来确定。经缓冲时钟信号的受控的转换速率允许数字混频器模块提供准确的相位控制。该数字到相位转换器还可包括输出缓冲器，该输出缓冲器补偿时钟输出的相位与相位控制输入之间的关系中的非线性。

主权项：1.一种用于产生具有受数字地控制的相位的时钟输出的数字到相位转换器电路，所述电路包括：第一预驱动器模块，所述第一预驱动器模块配置成接收互补的同相时钟信号并且产生具有受控转换速率的第一对互补的经缓冲时钟信号；第二预驱动器模块，所述第二预驱动器模块配置成接收互补的正交时钟信号并且产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及混频器模块，所述混频器模块配置成基于相位控制输入、通过形成所述经缓冲时钟信号的加权组合来产生所述时钟输出，所述混频器模块包括：多个混频器单元，所述多个混频器单元中的每个混频器单元包括四个可启用的反相器，所述四个可启用的反相器中的每个可启用的反相器具有耦合至所述经缓冲时钟信号中的一个经缓冲时钟信号的输入端以及耦合至第一混频器输出的输出端，其中所述可启用的反相器中的一个可启用的反相器基于所述相位控制输入来启用；以及配置成缓冲所述第一混频器输出以产生所述时钟输出的输出缓冲器。

全文数据：数字到相位转换器[0001]背景[0002]领域[0003]本发明涉及电子电路，尤其涉及用于将数字信号转换成时钟相位的电子电路。背景技术[0004]在电子系统中高速串行通信链路的使用持续增长。高速串行通信链路可以根据各种标准诸如USB、HDMI、SATA、以及PCIe来操作。串行器解串器SERDES从串行通信链路传送和接收数据。[0005]图1是解串器也被称为时钟和数据恢复电路或CDR的功能框图。该解串器是“半速率”设计，其中时钟信号的频率是数据率的一半。[0006]采样器模块111基于来自数字到相位转换器121的采样时钟信号¢0、①90、0180、①27〇来采样接收到的数据RX。采样时钟信号根据它们的相对定时可以被称为0、90、180、27〇度时钟信号。数字到相位转换器12U也被称为相位内插器通过从例如，接收自PLL的）同相和正交时钟信号（IQ时钟进行内插来产生采样时钟信号。同相和正交时钟信号是差分互补信号，其中正交时钟信号从同相时钟信号移位90度。数字到相位转换器121基于来自环路滤波器模块131的相位控制（“相位PHASE”）来产生相对于同相和正交时钟信号）具有一相位的采样时钟信号。[0007]环路滤波器模块131使用来自采样器模块111的经采样的收到数据以产生相位控制。环路滤波器模块131—般地操作用于将0和180度采样时钟信号放置在收到数据的中心，并且将90和270度采样时钟信号放置在收到数据的边沿。0度和180度时钟信号可随后被用于采样所接收到的数据信号以产生经恢复的数据，且90度和270度时钟信号可被用于采样所接收到的数据信号其中这些采样用于定时恢复）。[0008]数据解串器模块141将来自采样器模块111的数据采样从串行格式转换成并行格式。例如，数据解串器模块241可以组合使用0度和180度时钟信号来采样的所接收到的数据信号的五组采样以产生10比特并行输出（“数据DATA”）。[0009]先前的数字到相位转换器使用电流模式逻辑CML，但是其他电路包括采样器和PLL可使用互补金属氧化物半导体CMOS逻辑。由此，CML到CMOS转换器被用在输入端上且CMOS到CML转换器被用在输出端上。这些转换器可能是设计复杂且制造昂贵的。另外，CML电路不能用收缩制造技术来良好地缩放。另外，先前的数字到相位转换器可能是不准确的且在相位控制与采样时钟信号的相位之间具有非线性的关系。[0010]概述[0011]在一个方面，提供了一种用于产生具有受数字地控制的相位的时钟输出的数字到相位转换器电路。该电路包括:第一预驱动器模块，该第一预驱动器模块配置成接收互补的同相时钟信号并且产生具有受控转换速率的第一对互补的经缓冲时钟信号;第二预驱动器模块，该第二预驱动器模块配置成接收互补的正交时钟信号并且产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及混频器模块，该混频器模块配置成基于相位控制输入、通过形成经缓冲时钟信号的加权组合来产生时钟输出。[0012]在一个方面，提供了一种用于产生具有受数字地控制的相位的时钟输出的方法。该方法包括:缓冲同相时钟信号以产生具有受控转换速率的第一对互补的经缓冲时钟信号;缓冲正交时钟信号以产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及形成经缓冲时钟信号的加权组合以产生时钟输出，其中该加权组合被选择以产生受数字地控制的相位。[0013]在一个方面，提供了一种用于产生具有受数字地控制的相位的时钟输出的装备。该装备包括:用于驱动第一对互补的经缓冲时钟信号的装置，该装置配置成接收互补的同相时钟信号以及产生具有受控转换速率的第一对互补的经缓冲时钟信号；用于驱动第二对互补的经缓冲时钟信号的装置，该装置配置成接收互补的正交时钟信号以及产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及用于混频的装置，该装置配置成基于相位控制输入、通过形成经缓冲时钟信号的加权组合来产生时钟输出。[0014]本发明的其它特征和优点将从通过示例解说本发明的各方面的以下描述而变得明了。[0015]附图简述[0016]本发明的细节就其结构和操作两者而言可通过研宄附图来部分搜集，其中类似的附图标记指代类似的部分，并且其中：[0017]图1是解串器的功能框图；[0018]图2是根据本文公开的实施例的数字到相位转换器的功能框图；[0019]图3是根据本文公开的实施例的预驱动器模块的示意图；[0020]图4是根据本文公开的实施例的可变强度源的示意图；[0021]图5是根据本文公开的实施例的另一预驱动器模块的示意图；[0022]图6是根据本文公开的实施例的混频器模块的功能框图；[0023]图7是根据本文公开的实施例的混频器单元的示意图；[0024]图8是根据本文公开的实施例的另一混频器单元的示意图；[0025]图9是根据本文公开的实施例的输出缓冲器的示意图；[0026]图10是根据本文公开的实施例的另一输出缓冲器的示意图；[0027]图11是根据本文公开的实施例的另一输出缓冲器的示意图；以及[0028]图12是根据本文公开的实施例的用于数字到相位转换的过程的流程图。[0029]详细描述[0030]以下结合附图阐述的详细描述旨在作为对各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以简化形式示出公知的结构和组件从而避免湮没此类概念。[0031]图2是根据本文公开的实施例的数字到相位转换器的功能框图。例如，该数字到相位转换器可以实现图1的解串器的数字到相位转换器121。[0032]图2的数字到相位转换器接收同相时钟输入ICLK以及正交时钟输入QCLK。同相和正交时钟输入是差分互补信号，其中正交时钟输入从同相时钟输入移位90度。数字到相位转换器产生被分隔开90度的四个时钟输出®0、〇90、®180、①270。这些时钟输出具有与时钟输入相同的周期且具有由相位控制输入“相位”控制的相位。时钟输出的相位是相对的；例如，对于为〇的相位控制值，0度时钟输出®0的相位对应于同相时钟输入ICLK的相位加上电路延迟。当被用在图1的解串器中时，这些时钟输出被提供给采样器模块111且相位控制输入由环路滤波器模块131来提供。[0033]数字到相位转换器包括第一预驱动器模块211，该第一预驱动器模块211将同相时钟输入ICLK进行缓冲以产生第一对互补的经缓冲时钟信号p〇、P180。第一预驱动器模块211产生第一对经缓冲时钟信号P0、P180以具有受控制的转换速率。来自控制模块251的第一转换速率控制“转换（SLEW”控制这些转换速率。第一对经缓冲时钟信号p0、P180的转换速率可能相对于逻辑信号的速度是缓慢的。转换速率可以由可变强度源和阱、电流数模转换器、可变电容器、或可变晶体管体偏置来控制。[0034]数字到相位转换器包括与第一预驱动器模块211相同或类似的第二预驱动器模块212。然而，第二预驱动器模块212将正交时钟输入QCLK进行缓冲，以产生具有基于第二转换速率控制“转换的转换速率的第二对互补的经缓冲时钟信号P90、P270。第一和第二对互补的经缓冲时钟信号可被统称为经缓冲时钟信号，其中它们的标签P0、P90、P180、P270指示经缓冲时钟信号之间的相对相位关系。[0035]例如，控制模块251可将第一转换速率控制“转换”选择为最慢的设置，该最慢的设置导致这些互补的经缓冲时钟信号对上的全摆幅轨到轨）。例如，全摆幅可以大致上为供电电压的95%或供电电压减去50mV。互补的经缓冲时钟信号上的全摆幅避免了信号的DC或平均）电平中的不确定性。信号电平中的不确定性将导致使用互补的经缓冲时钟信号的电路的切换点（定时）中的不确定性，从而导致时钟输出的相位误差。控制模块251可为第一转换速率控制“转换”和第二转换速率控制“转换选择相同的设置。[0036]数字到相位转换器包括第一混频器模块211，该第一混频器模块221接收经缓冲时钟信号且产生0度时钟输出①0以及180度时钟输出①180。第一混频器模块221通过形成经缓冲时钟信号的加权组合来产生时钟输出。例如，对于0°的相位控制输入，0度经缓冲时钟信号P0被加权为100%且其他经缓冲时钟信号被加权为0%;对于90°的相位控制输入，90度经缓冲时钟信号P90被加权为100%且其他经缓冲时钟信号被加权为〇%;以及对于22.5。的相位控制输入，0度经缓冲时钟信号P0被加权为75%、90度经缓冲时钟信号P90被加权为25%、且其他经缓冲时钟信号被加权为〇%。[0037]该加权基于来自控制模块251的第一启用控制“启用ENABLE”。该加权可以由各自具有四个可启用的反相器的多个混频器单元来提供，这些可启用的反相器具有耦合至经缓冲时钟信号之一的输入端以及耦合至第一混频器输出端的输出端，其中这些可启用的反相器基于第一启用控制“启用”来启用。控制模块251基于相位控制输入来产生第一启用控制。[0038]数字到相位转换器包括与第一混频器模块221相同或类似的第二混频器模块231。然而，第一混频器模块221基于来自控制模块251的第二启用控制“启用来产生90度时钟输出¢90和270度输出0270。在经缓冲时钟信号如何连接至混频器模块中的电路方面，第二混频器模块231可以与第一混频器模块221不同。例如，连接至第一混频器模块221中的0度经缓冲时钟信号P0的电路可被连接至第二混频器模块231中的90度经缓冲时钟信号f90，以及连接至第一混频器模块221中的90度经缓冲时钟信号P90的电路可被连接至第二混频器模块231中的180度经缓冲时钟信号P180。在这一情形中，第一启用控制“启用”和第二启用控制“启用可以是相同的。替换地，相同的混频器模块和连接可被用于具有不同的启用控制的第一混频器模块221以及第二混频器模块231，以导致0度时钟输出〇〇与90度时钟输出①90之间的相位差。[0039]在图2的实施例中，第一混频器模块221和第二混频器模块231包括针对时钟输出的相位与相位控制输入之间的关系中的非线性的补偿。混频器模块中的非线性补偿工作用于减小相位控制关系中的误差。非线性补偿量基于用于第一混频器模块221的第一非线性控制NLCOMP以及用于第二混频器模块231的第二非线性控制NLCOMP’。在一实施例中，第一非线性控制NLC0MP和第二非线性控制NLCOMP’可以相同。[0040]控制模块2f51向预驱动器模块211、212和混频器模块22U231提供控制。控制模块251接收输入，它可以将控制的值基于这些输入。在图2所解说的实施例中，控制模块251从例如图1的环路滤波器模块131接收相位控制输入“相位”。控制模块251接收三个参数化输入:非线性补偿输入NLC0MP，其发信号通知关于相位控制关系中的误差的信息;频率输入FREQ，其发信号通知数字到相位转换器的输入和输出时钟的操作频率；以及工艺电压温度输入PVT，其发信号通知电路速度。控制模块251可以从例如控制寄存器接收这些参数化输入。[0041]控制模块251基于相位控制输入“相位”来向第一混频器模块221提供第一启用控制“启用”，以及向第二混频器模块231提供第二启用控制“启用〃’。例如，控制模块251可以基于第一混频器模块221和第二混频器模块231如何组合经缓冲时钟信号以产生时钟输出来将关于相位控制输入“相位”的二进制编码值重新编码成关于启用控制的温度计编码值。[0042]控制模块251可以基于频率输入FREQ和工艺电压温度输入PVT来向第一预驱动器模块211提供第一转换速率控制“转换”以及向第二预驱动器模块212提供第二转换速率控制“转换〃’。控制模块251可以设置转换速率控制，从而在频率输入FREQ发信号通知较低的操作频率时，转换速率更缓慢。类似地，在工艺电压温度输入PVT发信号通知较快的电路速度时，控制模块251可以设置转换速率控制以使用较缓慢的设置。[0043]控制模块251可基于非线性补偿输入NLCOMP来向第一混频器模块221提供第一非线性控制NLC0MP，以及向第二混频器模块231提供第二非线性控制NLC0MP。控制模块251可以附加地将非线性控制基于频率输入FRK!和工艺电压温度输入PVT。例如，在工艺电压温度输入PVT发信号通知较快的电路速度时，控制模块251可以增大补偿量。[0044]在各种实施例中，数字到相位转换器可以省略这些参数化输入中的一些或全部。例如，以单个频率或有限范围的频率操作的数字到相位转换器可以省略频率输入FREQ。另外，一些数字到相位转换器的性能可以在没有非线性补偿或工艺电压温度补偿的情况下令人满意。[0045]关于图2的数字到相位转换器的许多变型是可能的。例如，数字到相位转换器可仅产生两个时钟输出并且由此省略第二混频器模块231。其他变型可使用不同的信号极性、不同数目的各种模块、以及缓冲器的不同组合。[0046]图3是根据本文公开的实施例的预驱动器模块的示意图。该预驱动器模块可被用于实现图2的数字到相位转换器的第一预驱动器模块211以及第二预驱动器模块212。[0047]图3的预驱动器模块接收一对互补的时钟输入ICLK、ICLKb例如，同相时钟输入ICLK，并且产生一对互补的时钟输出P0、P180例如，0度经缓冲时钟信号P0以及180度经缓冲时钟信号该预驱动器模块的输入和输出被标记以匹配图2的第一预驱动器模块211的信号。当该预驱动器模块实现图2的第二预驱动器模块212时，该对互补的时钟输入对应于正交时钟输入QCLK，且诸时钟输出对应于90度经缓冲时钟信号P90以及270度经缓冲时钟信号P270。该预驱动器模块使用可变强度源311来控制时钟输出上的上升信号的转换速率，并且使用可变强度阱341来控制时钟输出上的下降信号的转换速率。[0048]可变强度源311以基于正转换速率控制“转换pSLEWp”的强度来将公共正节点COMp耦合至供电电压Vdd。可变强度源311可以使用电流模式数模转换器来实现，该数模转换器将电流提供给公共正节点COMp，其中该电流的幅值基于正转换速率控制“转换P”。替换地，可变强度源311可以使用多个晶体管来实现，这些晶体管基于正转换速率控制“转换p”来导通或截止。[0049]可变强度阱341与可变强度源311互补，并且可变强度阱341以基于负转换速率控制“转换n”的强度来将公共负节点COMn耦合至接地参考。[0050]预驱动器模块包括将真时钟输入ICLK反相以产生180度时钟输出P180的第一反相器320包括p沟道晶体管321和n沟道晶体管322以及将假时钟输入ICLKb反相以产生0度时钟输出1^0的第二反相器330包括p沟道晶体管331和n沟道晶体管332。第一反相器320和第二反相器330耦合在可变强度源311与可变强度阱341之间。[0051]在输出缓冲器的变型中，第一反相器320和第二反相器330被连接至单独的可变强度源和单独的可变强度阱。[0052]图4是根据本文公开的实施例的可变强度源的示意图。该可变强度源可被用于实现图3的预驱动器模块的可变强度源311。[0053]可变强度源包括多个p沟道晶体管401、402、…409,它们的漏极共同耦合至供电电压Vdd并且它们的源极共同耦合至正公共节点COMp。启用控制£邶1、£恥2、.4恥刚鲁诸?沟道晶体管个体地导通或截止。导通的P沟道晶体管的数目确定源的强度。当用在预驱动器模块中时，源的强度控制上升转换速率。例如，在三个p沟道晶体管被导通时，转换速率约为在两个P沟道晶体管被导通时的转换速率的三分之二。可基于预驱动器模块中所期望的转换速率控制的范围来选择P沟道晶体管的数目。[0054]在可变强度源的变型中，p沟道晶体管401、402、-_409具有不同的器件大小。在另一变型中，一个或多个P沟道晶体管401、402、‘"409始终导通。[0055]图3的预驱动器模块的可变强度阱341可以用与可变强度源互补的电路来实现，其中P沟道晶体管用n沟道晶体管来替代。可变强度源311和可变强度阱341可具有共同的启用控制。[0056]图5是根据本文公开的实施例的另一预驱动器模块的示意图。预驱动器模块可被用于实现图2的数字到相位转换器的第一预驱动器模块211以及第二预驱动器模块212。[0057]图5的预驱动器模块类似于图3的预驱动器模块，但是使用时钟输出上的可变电容性负载来控制转换速率。[0058]预驱动器模块包括将真时钟输入ICLK反相以产生180度时钟输出P180的第一反相器520包括p沟道晶体管521和n沟道晶体管522以及将假时钟输入ICLKb反相以产生0度时钟输出P0的第二反相器530包括p沟道晶体管531和n沟道晶体管532。第一反相器520和第二反相器530耦合在供电电压Vdd与接地参考之间。[0059]可变电容器f541、f542被耦合至时钟输出。这些输出上的转换速率随着电容的增大而增大。例如，可变电容器541、542可以通过将多个电容器耦合或解耦至这些输出来实现。[0060]图6是根据本文公开的实施例的混频器模块的功能框图。混频器模块可被用于实现图2的数字到相位转换器的第一混频器模块221以及第二混频器模块231。[0061]该混频器模块包括四个混频器单元610、611、612、613。每个混频器单元接收经缓冲时钟信号?〇、？90、？18〇、？270，以及驱动经公共连接的混频器输出“混频1〇乂”。每个混频器单元基于启用控制£~_04113^^_2、£^^_3来选择性地将经缓冲时钟信号之一缓冲至混频器输出“混频”。输出缓冲器621缓冲混频器输出“混频”以产生0度时钟输出①〇和180度时钟输出¢180。混频器模块的输出被标记以匹配图2的第一混频器模块221的信号。当混频器模块实现图2的第二混频器模块231时，输出缓冲器621驱动90度时钟输出090和270度时钟输出①270。如图6中解说的，输出缓冲器621可以将单端信号转换成差分互补信号。[0062]诸启用控制确定时钟输出的相位。控制模块251可以例如解码来自相位控制输入的启用控制。在具有四个混频器单元的情况下，该混频器模块可以产生16个不同相位每个象限中4个相位的时钟输出。[0063]在一示例实施例中，对于第零相位，每个混频器单元将0度经缓冲时钟信号缓冲至混频器输出“混频”并且0度时钟输出¢0的相位对应具有电路延迟于0度经缓冲时钟信号p〇的相位。[0064]对于第一相位设置，三个混频器单元将0度经缓冲时钟信号P0缓冲至混频器输出“混频”且一个混频器单元将90度经缓冲时钟信号P90缓冲至混频器输出“混频”。这导致时钟输出的相位比第零相位设置滞后22.5°90°的四分之一）。[0065]对于第二相位设置，两个混频器单元将0度经缓冲时钟信号P0缓冲至混频器输出“混频”且两个混频器单元将90度经缓冲时钟信号P90缓冲至混频器输出“混频”。这导致时钟输出的相位比第零相位设置滞后45°90°的二分之一）。[0066]对于第三相位设置，一个混频器单元将0度经缓冲时钟信号P0缓冲至混频器输出“混频”且三个混频器单元将90度经缓冲时钟信号P90缓冲至混频器输出“混频”。这导致时钟输出的相位比第零相位设置滞后67.5°90°的四分之三）。[0067]对于第四相位设置，每个混频器单元将90度经缓冲时钟信号缓冲至混频器输出“混频”并且时钟输出的相位比第零相位设置的相位滞后90°，该时钟输出的相位对应具有电路延迟于90度经缓冲时钟信号P90的相位。[0068]第五至第十五相位设置在第二、第三、以及第四象限中产生具有其相位的时钟输出。[0069]也可使用其它数目的混频器单元。例如，一实施例可使用16个混频器单元来产生64个不同的相位设置。[0070]图7是根据本文公开的实施例的混频器单元的示意图。该混频器单元可被用于实现图6的混频器模块的混频器单元610、611、612、613。[0071]图7的混频器单元使用可启用的反相器以选择性地将经缓冲时钟信号之一缓冲至混频器输出“混频”。相应地，该混频器单元可以与反相输出缓冲器一起使用。替换地，至输入或输出信号的连接可被改变以影响180°相移。[0072]该混频器单元包括四个可启用的反相器701、702、703、704。每个可启用的反相器可以相同或类似，但是具有不同的输入连接。第一可启用的反相器701选择线地将〇度经缓冲时钟信号P0缓冲至混频器输出“混频”并且由启用控制P〇en、P0enb来启用。第一可启用的反相器701包括串联耦合在供电电压Vdd与混频器输出之间的p沟道晶体管711和p沟道晶体管721以及串联耦合在接地参考与混频器输出之间的n沟道晶体管731和n沟道晶体管741。第一可启用的反相器701由耦合至n沟道晶体管741和p沟道晶体管711的栅极的互补的启用控制POeruPOenb来启用。0度经缓冲时钟信号P〇耦合至n沟道晶体管731和p沟道晶体管721的栅极。[0073]第二可启用的反相器702包括p沟道晶体管712、p沟道晶体管722、n沟道晶体管732、以及n沟道晶体管742选择性地将90度经缓冲时钟信号P90缓冲至混频器输出“混频”并且由启用控制P90en、P90enb来启用。[0074]第三可启用的反相器703包括p沟道晶体管713、p沟道晶体管723、n沟道晶体管733、以及n沟道晶体管743选择性地将180度经缓冲时钟信号P180缓冲至混频器输出“混频”并且由启用控制P180en、P180enb来启用。[0075]第四可启用的反相器704包括p沟道晶体管714、p沟道晶体管724、n沟道晶体管734、以及n沟道晶体管744选择性地将270度经缓冲时钟信号P270缓冲至混频器输出“混频”并且由启用控制P27〇en、P27〇enb来启用。[0076]可启用的反相器中的晶体管可使用相同类型的晶体管，这些晶体管被用于形成一般的逻辑门。[0077]图8是根据本文公开的实施例的另一混频器单元的示意图。该混频器单元类似于图7的混频器单元，但是图8的混频器单元产生互补的输出。[0078]该混频器单元包括对应于图7的混频器单元的第一混频器子单元880以及产生互补的输出“混频’（MIX’）”的第二混频器子单元880’。注意，至可启用的反相器的连接在第一和第二混频器子单元之间旋转180度。例如，第一混频器子单元880中选择性地缓冲0度经缓冲时钟信号P0的第一可启用的转换器801由启用控制roeiuPOenb来启用，而第二混频器子单元880’中也选择性地缓冲0度经缓冲时钟信号P0的第一可启用的转换器801’由启用控制P180en、P180enb来启用。[0079]图9是根据本文公开的实施例的输出缓冲器的示意图。该输出缓冲器可实现图6的混频器模块的输出缓冲器621。[0080]图9的输出缓冲器包括基于输入“混频”来驱动时钟输出¢0的反相器910。由于输出缓冲器正在进行反相，因而其可以与图7和图8的也正在进行反相的诸混频器单元一起使用。当与图8的混频器单元一起使用时，可以使用两个输出缓冲器一个缓冲“混频”以及一个缓冲“混频’”）。[0081]图10是根据本文公开的实施例的另一输出缓冲器的示意图。该输出缓冲器可实现图6的混频器模块的输出缓冲器621。[0082]图9的输出缓冲器从输入“混频”产生互补差分的时钟输出®0、®180。输出缓冲器包括基于输入“混频”来驱动正时钟输出00的反相器1080以及从输入“混频”驱动负时钟输出O180的传输门1090。传输门1〇9〇包括耦合在输入“混频”与负时钟输出O180之间的n沟道晶体管1091和p沟道晶体管1092j沟道晶体管1091的栅极耦合至供电电压Vdd且p沟道曰曰体官1092的栅极親合至接地参考以使得两个晶体管都是导通的。[0083]反相器1080和传输门1090产生从输入“混频”至时钟输出①0、〇180两者的相同或类似的延迟。由于输出缓冲器从单端信号转换成差分信号，因而它可以与图7的产生单端输出的混频器单元一起使用。各种实施例可在输入和输出上包括附加的缓冲器例如，反相器。[0084]图11是根据本文公开的实施例的另一输出缓冲器的示意图。该输出缓冲器可实现图6的混频器模块的输出缓冲器621。图11的输出缓冲器可被用在数字到相位转换器中，以补偿时钟输出的相位与相位控制输入之间的关系中的非线性。[0085]图u的输出缓冲器类似于图1〇的输出缓冲器，且从输入“混频，，产生互补差分的时钟输出ISO。该输出缓冲器包括单端到差分转换器1170,其接收输入“混频，，且产生正缓冲信号T和负缓冲信号F。单端到差分转换器1170可以与图9的输出缓冲器相同或类似，并且包括反相器ll8〇、n沟道晶体管1191、以及p沟道晶体管1192。[0086]该输出缓冲器包括延迟调节电路1110。调节输出缓冲器中的延迟可以补偿数字到相位转换器中的时钟输出的相位与相位控制输入之间的关系中的非线性。例如，输出缓冲器可以用l〇ps的延迟变化来补偿数字到相位转换器的iGHz时钟输出中的丨％的相位误差。延迟调节电路1110基于p型非线性控制NLCOMp来调节时钟输出上的下降沿的延迟以及基于n型非线性控制NLCOMn来调节时钟输出上的上升沿的延迟。[0087]在图11的实施例中，延迟调节电路1110使用转换速率控制缓冲器1115来调节延迟。在转换速率控制缓冲器1115改变经校正的输出P、N上的转换速率时，通过输出缓冲器的延迟相应地改变。[0088]在各种实施例中，转换速率控制缓冲器1115可以与图3的预驱动器模块相同或类似。转换速率控制缓冲器1115使用可变强度源1111来控制经校正的输出p、N上的上升信号的转换速率，并且使用可变强度阱1141来控制缓冲器输出P、N上的下降信号的转换速率。[0089]可变强度源1111以基于p型非线性控制NLCOMPp的强度来将公共正节点COMp耦合至供电电压Vdd。可以例如使用电流模式数模转换器或使用被导通或截止的多个晶体管来实现可变强度源1111。[0090]可变强度阱1141与可变强度源1111互补，且可变强度阱1141以基于n型非线性控制NLCOMPn的强度来将公共负节点COMn耦合至接地参考。[0091]转换速率控制缓冲器1115包括将正缓冲信号T反相以产生负缓冲器输出N的第一反相器1120包括p沟道晶体管1121和n沟道晶体管1122以及将负缓冲信号F反相以产生正缓冲器输出P的第二反相器1130包括p沟道晶体管1131和n沟道晶体管1132。第一反相器1120和第二反相器113〇耦合在可变强度源1111与可变强度阱1141之间。[0092]延迟调节电路1110还包括缓冲负缓冲器输出N以驱动时钟输出¢0的第三反相器1151以及缓冲正缓冲器输出P以驱动时钟输出¢180的第四反相器1152。[0093]延迟调节电路1110可以使用其他技术例如，使用可变电容器或可变体偏置来实现。[0094]图I2是根据本文公开的实施例的用于数字到相位转换的过程的流程图。该过程将参照图2的数字到相位转换器来描述;然而，该过程的各种实施例可被应用于任何合适的装备。[0095]在框1210中，预驱动器模块211、212接收互补的同相时钟信号和互补的正交时钟信号，以及产生具有受控边沿转换速率的经缓冲时钟信号?0、？901180、？270。例如，这些转换速率可以基于如参照控制模块251描述的信息来控制。[0096]在框1220中，混频器模块221、231基于相位控制输入来形成经缓冲时钟信号？〇、P90、P180、P270的加权组合以产生时钟输出®0、①90、①180、®270。[0097]在框1230,该过程确定时钟输出的相位与相位控制输入之间的实际关系相对于预期关系的误差。这些误差可被称为非线性，因为预期关系是线性关系。该过程可确定误差，例如，通过在包括数字到相位转换器的集成电路中作出的测量、通过在数字到相位转换器的制造期间作出的测量、通过在数字到相位转换器的表征期间作出的测量、或者通过在数字到相位转换器的设计期间作出的测量。混频器模块（以及相位内插器）中的相位控制关系的误差在0、90、180、和270度下趋于零或非常小），且在45、135、225、和315度下具有最大误差。相应地，该过程可仅测量最大误差，其中其他误差例如通过内插来估计。在框1240中，该过程补偿框123〇中确定的相位误差。例如，图11的输出缓冲器可补偿该相位误差。该过程可使用补偿相对于相位控制值的表来确定补偿量。该表值可例如随着操作频率、电压、以及其他参数而变化。不同表值的数目可取决于误差的性质来减小。例如，该过程可仅补偿最大相位误差。[0098]可例如通过添加或更改步骤来修改图12的过程。另外，各步骤可被并发地执行。[00"]本文公开的数字到相位转换器可具有胜过先前的数字到相位转换器的若干优点。本文的数字到相位转换器可以比先前的数字到相位转换器用较少的功率来操作且占据较少的集成电路面积。本文的数字到相位转换器接收和产生CMOS信号。由此，不需要信号转换器例如，向和从CML电平）。本文的数字到相位转换器使用与其他逻辑电路规模类似的CM0S电路。另外，本文的数字到相位转换器使用可被实例化在具有少数放置限制的集成电路中的CMOS电路。[0100]本文的数字到相位转换器可提供胜过先前的数字到相位转换器的改善性能。例如，本文的数字到相位转换器可补偿工艺、电压、和温度变化，以使得由于那些条件中的改变而引起的性能变化被减小或消除。另外，本文的数字到相位转换器可以在相位控制与采样时钟信号的相位之间提供改善的线性。当该数字到相位转换器被用在时钟和数据恢复电路中时，改善的性能可例如导致经恢复数据中的较少误差。[0101]虽然本发明的实施例在以上是针对特定实施例来描述的，但是本发明的许多变型是可能的，包括例如具有不同信号极性和晶体管类型的变型。可以删除某些功能。此外，被描述为由一个模块执行的功能可移动到另一个模块或者跨模块分布。其他变型可以产生不同数目的时钟信号，例如间隔45度的八个时钟信号。另外，各个实施例的特征可在与以上描述的不同的组合中进行组合。[0102]提供以上对所公开的实施例的描述是为了使本领域任何技术人员皆能制作或使用本发明。对这些实施例的各种修改对本领域技术人员来说将是显而易见的，且本文所描述的一般原理可被应用于其它实施例而不背离本发明的精神或范围。由此，将理解本文给出的描述和附图表示本发明的当前优选实施例并且代表本发明所广泛地构想的主题。将进一步理解，本发明的范围完全涵盖可对本领域技术人员显而易见的其它实施例，并且本发明的范围相应地除了所附权利要求之外不受任何限制。

权利要求：1.一种用于产生具有受数字地控制的相位的时钟输出的数字到相位转换器电路，所述电路包括：第一预驱动器模块，所述第一预驱动器模块配置成接收互补的同相时钟信号并且产生具有受控转换速率的第一对互补的经缓冲时钟信号；第二预驱动器模块，所述第二预驱动器模块配置成接收互补的正交时钟信号并且产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及混频器模块，所述混频器模块配置成基于相位控制输入、通过形成所述经缓冲时钟信号的加权组合来产生所述时钟输出。2.如权利要求1所述的电路，其特征在于，所述受控转换速率被控制以在所述第一对互补的经缓冲时钟信号和所述第二对互补的经缓冲时钟信号上产生全摆幅。3.如权利要求1所述的电路，其特征在于，所述第一预驱动器模块包括：可变强度源，所述可变强度源配置成控制所述第一对互补的经缓冲时钟信号的上升转换速率；可变强度阱，所述可变强度阱配置成控制所述第一对互补的经缓冲时钟信号的下降转换速率；第一反相器，所述第一反相器耦合在所述可变强度源与所述可变强度阱之间，以及接收所述互补的同相时钟信号中的一个互补的同相时钟信号并且产生所述第一对互补的经缓冲时钟信号中的一个互补的经缓冲时钟信号；以及第二反相器，所述第二反相器耦合在所述可变强度源与所述可变强度阱之间，以及接收所述互补的同相时钟信号中的另一个互补的同相时钟信号并且产生所述第一对互补的经缓冲时钟信号中的另一个互补的经缓冲时钟信号。4.如权利要求1所述的电路，其特征在于，所述混频器模块包括：多个混频器单元，所述多个混频器单元中的每一个混频器单元包括四个可启用的反相器，所述四个可启用的反相器中的每一个可启用的反相器具有耦合至所述经缓冲时钟信号中的一个经缓冲时钟信号的输入端以及耦合至第一混频器输出的输出端，其中所述可启用的反相器中的一个可启用的反相器基于所述相位控制输入来启用；以及配置成缓冲所述第一混频器输出以产生所述时钟输出的输出缓冲器。5.如权利要求4所述的电路，其特征在于，所述四个可启用的反相器中的每一个可启用的反相器包括：串联親合在供电电压与所述第一混频器输出之间的第一p沟道晶体管和第二p沟道晶体管，其中所述第一P沟道晶体管具有连接至所述经缓冲时钟信号中的相应一个经缓冲时钟信号的栅极；以及串联稱合在接地参考与所述第一混频器输出之间的第一n沟道晶体管和第二n沟道晶体管，其中所述第一n沟道晶体管具有连接至所述经缓冲时钟信号中的所述相应一个经缓冲时钟信号的栅极。6.如权利要求所述4的电路，其特征在于，所述输出缓冲器进一步配置成校正所述第一混频器输出的相位与所述相位控制输入之间的关系中的非线性。7.如权利要求6所述的电路，其特征在于，所述输出缓冲器包括：可变强度源，所述可变强度源具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；可变强度阱，所述可变强度阱具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；耦合在所述可变强度源与所述可变强度阱之间的第一反相器，所述第一反相器具有耦合至所述第一混频器输出的输入端以及耦合至第一经校正输出的输出端；以及第二反相器，所述第二反相器具有耦合至所述第一经校正输出的输入端以及耦合至所述时钟输出的输出端。8.如权利要求6所述的电路，其特征在于，所述输出缓冲器配置成接收所述第一混频器输出以及产生互补的输出，并且其中所述输出缓冲器包括：可变强度源，所述可变强度源具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；可变强度阱，所述可变强度阱具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；耦合在所述可变强度源与所述可变强度阱之间的第一反相器，所述第一反相器具有耦合至所述第一混频器输出的补的输入端以及耦合至第一经校正输出的输出端；耦合在所述可变强度源与所述可变强度阱之间的第二反相器，所述第二反相器具有耦合至所述第一混频器输出的输入端以及耦合至第二经校正输出的输出端；第三反相器，所述第三反相器具有耦合至所述第一经校正输出的输入端以及耦合至所述互补的输出中的一个互补的输出的输出端；以及第四反相器，所述第四反相器具有耦合至所述第二经校正输出的输入端以及耦合至所述互补的输出中的另一个互补的输出的输出端。9.如权利要求1所述的电路，其特征在于，进一步包括控制模块，所述控制模块配置成：基于制造工艺条件、供电电压、温度以及操作频率中的一者或多者来控制所述第一预驱动器模块以及所述第二预驱动器模块的所述转换速率。10.如权利要求1所述的电路，其特征在于，进一步包括第二混频器模块，所述第二混频器模块配置成基于所述相位控制输入、通过形成所述经缓冲时钟信号的第二加权组合来产生第二时钟输出。11.一种用于产生具有受数字地控制的相位的时钟输出的方法，所述方法包括：缓冲同相时钟信号以产生具有受控转换速率的第一对互补的经缓冲时钟信号；缓冲正交时钟信号以产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及形成所述经缓冲时钟信号的加权组合以产生所述时钟输出，其中所述加权组合被选择以产生所述受数字地控制的相位。12.如权利要求11所述的方法，其特征在于，所述受控转换速率被控制以在所述第一对互补的经缓冲时钟信号和所述第二对互补的经缓冲时钟信号上产生全摆幅。13.如权利要求11所述的方法，其特征在于，缓冲所述同相时钟信号以产生所述第一对互补的经缓冲时钟信号利用可变强度源来控制所述第一对互补的经缓冲时钟信号的上升转换速率以及利用可变强度阱来控制所述第一对互补的经缓冲时钟信号的下降转换速率。14.如权利要求11所述的方法，其特征在于，进一步包括校正所述时钟输出的相位与所述受数字地控制的相位之间的关系中的非线性。15.如权利要求14所述的方法，其特征在于，校正所述时钟输出的相位与所述受数字地控制的相位之间的关系中的非线性包括控制驱动所述时钟输出的缓冲器中的延迟。16.如权利要求11所述的方法，其特征在于，所述受控转换速率基于制造工艺条件、供电电压、温度、以及操作频率中的一者或多者来调节。17.如权利要求11所述的方法，其特征在于，进一步包括形成所述经缓冲时钟信号的第二加权组合以产生第二时钟输出。18.—种用于产生具有受数字地控制的相位的时钟输出的装备，所述装备包括：用于驱动第一对互补的经缓冲时钟信号的装置，该装置配置成接收互补的同相时钟信号以及产生具有受控转换速率的所述第一对互补的经缓冲时钟信号；用于驱动第二对互补的经缓冲时钟信号的装置，该装置配置成接收互补的正交时钟信号以及产生具有受控转换速率的所述第二对互补的经缓冲时钟信号；以及用于混频的装置，该装置配置成基于相位控制输入、通过形成所述经缓冲时钟信号的加权组合来产生所述时钟输出。19.如权利要求18所述的装备，其特征在于，所述受控转换速率被控制以在所述第一对互补的经缓冲时钟信号和所述第二对互补的经缓冲时钟信号上产生全摆幅。20.如权利要求18所述的装备，其特征在于，所述用于驱动所述第一对互补的经缓冲时钟信号的装置包括：可变强度源，所述可变强度源配置成控制所述第一对互补的经缓冲时钟信号的上升转换速率；可变强度阱，所述可变强度阱配置成控制所述第一对互补的经缓冲时钟信号的下降转换速率；第一反相器，所述第一反相器耦合在所述可变强度源与所述可变强度阱之间，以及接收所述互补的同相时钟信号中的一个互补的同相时钟信号并且产生所述第一对互补的经缓冲时钟信号中的一个互补的经缓冲时钟信号；以及第二反相器，所述第二反相器耦合在所述可变强度源与所述可变强度阱之间，以及接收所述互补的同相时钟信号中的另一个互补的同相时钟信号并且产生所述第一对互补的经缓冲时钟信号中的另一个互补的经缓冲时钟信号。21.如权利要求18所述的装备，其特征在于，所述用于混频的装置包括：多个混频器单元，所述多个混频器单元中的每一个混频器单元包括四个可启用的反相器，所述四个可启用的反相器中的每一个可启用的反相器具有耦合至所述经缓冲时钟信号中的一个经缓冲时钟信号的输入端以及耦合至第一混频器输出的输出端，其中所述可启用的反相器中的一个可启用的反相器基于所述相位控制输入来启用；以及配置成缓冲所述第一混频器输出以产生所述时钟输出的输出缓冲器。22.如权利要求21所述的装备，其特征在于，所述四个可启用的反相器中的每一个可启用的反相器包括：串联耦合在供电电压与所述第一混频器输出之间的第一p沟道晶体管和第二p沟道晶体管，其中所述第一p沟道晶体管具有连接至所述经缓冲时钟信号中的相应一个经缓冲时钟信号的栅极;以及串联親合在接地参考与所述弟一混频器输出之间的第一~n沟道晶体管和第二n沟道晶体管，其中所述第一n沟道晶体管具有连接至所述经缓冲时钟信号中的所述相应一个经缓冲时钟信号的栅极。23.如权利要求所述21的装备，其特征在于，所述输出缓冲器进一步配置成校正所述第一混频器输出的相位与所述相位控制输入之间的关系中的非线性。24.如权利要求23所述的装备，其特征在于，所述输出缓冲器包括：可变强度源，所述可变强度源具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；可变强度阱，所述可变强度阱具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；耦合在所述可变强度源与所述可变强度阱之间的第一反相器，所述第一反相器具有耦合至所述第一混频器输出的输入端以及耦合至第一经校正输出的输出端；以及第二反相器，所述第二反相器具有耦合至所述第一经校正输出的输入端以及耦合至所述时钟输出的输出端。25.如权利要求23所述的装备，其特征在于，所述输出缓冲器配置成接收所述第一混频器输出以及产生互补的数字到相位转换器输出，并且其中所述输出缓冲器包括：可变强度源，所述可变强度源具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；可变强度阱，所述可变强度阱具有配置成校正所述第一混频器输出的相位与所述相位控制输入之间的非线性的强度；耦合在所述可变强度源与所述可变强度阱之间的第一反相器，所述第一反相器具有耦合至所述第一混频器输出的补的输入端以及耦合至第一经校正输出的输出端；耦合在所述可变强度源与所述可变强度阱之间的第二反相器，所述第二反相器具有耦合至所述第一混频器输出的输入端以及耦合至第二经校正输出的输出端；第三反相器，所述第三反相器具有耦合至所述第一经校正输出的输入端以及耦合至所述互补的数字到相位转换器输出中的一个互补的数字到相位转换器输出的输出端;以及第四反相器，所述第四反相器具有耦合至所述第二经校正输出的输入端以及耦合至所述互补的数字到相位转换器输出中的另一个互补的数字到相位转换器输出的输出端。26.如权利要求18所述的装备，其特征在于，进一步包括控制模块，所述控制模块配置成:基于制造工艺条件、供电电压、温度以及操作频率中的一者或多者来控制所述用于驱动所述第一对互补的经缓冲时钟信号的装置以及所述用于驱动所述第二对互补的经缓冲时钟信号的装置的所述转换速率。27.如权利要求18所述的装备，其特征在于，进一步包括用于混频的第二装置，所述用于混频的第二装置配置成基于所述相位控制输入、通过形成所述经缓冲时钟信号的第二加权组合来产生第二时钟输出。

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