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【发明授权】一种并行接口时序控制方法和装置_深圳市中兴微电子技术有限公司_201610962540.7 

申请/专利权人:深圳市中兴微电子技术有限公司

申请日:2016-10-28

公开(公告)日:2020-05-26

公开(公告)号:CN108011703B

主分类号:H04L5/14(20060101)

分类号:H04L5/14(20060101);H04L1/00(20060101)

优先权:

专利状态码:有效-授权

法律状态:2020.05.26#授权;2018.06.01#实质审查的生效;2018.05.08#公开

摘要:本发明实施例公开了一种并行接口时序控制方法和装置,其中,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,用于实现并行接口速率自适应配置。

主权项:1.一种并行接口时序控制装置,其特征在于,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,其中,所述寄存器配置模块,用于获取系统的配置信息;所述速率自适应模块,用于当检测所述寄存器配置模块中的自适应功能使能有效时,如果检测到通过工作时钟获取的MCLK的周期信息满足第一预设条件,则产生自适应成功标志和更新的数据通信速率,并将所述更新的数据通信速率及自适应成功标志发送给所述寄存器配置模块,以及,如果检测到所述MCLK的周期信息满足第二预设条件,则产生自适应失败标志并关闭自适应功能,并将所述自适应失败标志发送给所述寄存器配置模块;所述寄存器配置模块,还用于根据所述自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率,以及根据所述自适应失败标志配置当前的数据通信速率为系统发送给所述寄存器配置模块的默认数据通信速率;所述接口时序控制模块,用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序,所述第二配置信息是与TDD模式子帧类型对应的信息;所述数据与时序处理模块,用于根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。

全文数据:一种并行接口时序控制方法和装置技术领域[0001]本发明涉及通信领域,尤其涉及一种并行接口时序控制方法和装置。背景技术[0002]JESD2〇7是射频端集成电路(rfic,RadioFrontendIntegratedCircuit和基带集成电路BBIC,BasebandIntegratedCircuit之间的射频前端一基带数字并行RBDP,Radiofrontend-BasebandDigitalParallel接口主要用来传输RFIC和BBIC的数字波形数据,该接口支持时分双工TDD,TimeDivisionDuplex和频分双工模式FDD,FrequencyDivisionDuplex的单天线和双天线数据的收发,图1为JESD207数据接口连接图,其中MCLK为RFIC发送给BBIC的数据的随路时钟,FCLK为BBIC发送给RFIC的数据的随路时钟,TXNRX是数据方向指示信号,ENABLE信号为数据突发传输的开始与结束指示,DIQ[11:0]和DIQ[9:0]信号为数据的双向传输总线,分别支持12bit和lObit数据格式的传输,可根据需要进行选择,所有数据均采用双倍数据速率DDR,DoubleDataRate。[0003]JESD207数据接口具有占用管脚资源少,接口速率低,设计难度小等特点,虽然对于BBIC接口层面FCLK可以视作MCLK同源时钟,可以不关心该时钟的频率,只需将接收到的MCLK进行延时后输出即可,但对于BBIC接口的后级电路,仍需要具体的MCLK时钟周期信息来了解数据通信速率,从而提供与BBIC接口的后级电路匹配的数据通信速率以保证RFIC与BBIC之间数据能够正确收发,因此当遇到测试时需要更换不同的RFIC的情况时,就需要针对每一块RFIC的需求对接口速率进行配置,从而带来测试的不便。发明内容[0004]为解决现有存在的技术问题,本发明实施例期望提供一种并行接口时序控制方法和装置,实现并行接口速率自适应配置。[0005]为达到上述目的,本发明实施例的技术方案是这样实现的:[0006]第一方面,本发明实施例提供了一种并行接口时序控制装置,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,其中,[0007]所述寄存器配置模块,用于获取系统的配置信息;[0008]所述速率自适应模块,用于当检测所述寄存器配置模块中的第一配置信息有效时,通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块;[0009]所述寄存器配置模块,还用于根据所述自适应标志配置当前的数据通信速率;[0010]所述接口时序控制模块,用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;[0011]所述数据与时序处理模块,用于根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。[0012]上述实施例中,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;其中,自适应功能使能对应第一配置信息,TDD模式子帧类型对应第二配置信息。[0013]上述实施例中,所述自适应标志包括:自适应成功标志和自适应失败标志。[0014]上述实施例中,所述速率自适应模块包括:MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块;其中,[0015]所述MCLK周期检测子模块,用于通过工作时钟获取MCLK的周期信息,将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块和速率自适应信息更新子模块;[0016]所述MCLK时钟稳定度检测子模块,用于当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,触发所述速率自适应信息更新子模块产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块;[0017]所述MCLK时钟稳定度检测子模块,还用于当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块关闭自适应功能。[0018]进一步地,所述MCLK时钟稳定度检测子模块,具体用于,[0019]当检测连续两次的MCLK的周期信息一致时,内部的时钟稳定计数器执行一次累加计数,得到一个第一累加计数值;[0020]以及,当所述第一累加计数值达到预先配置的自适应成功数值时,产生一个速率自适应成功标志;[0021]以及,将所述速率自适应成功标志发送给所述速率自适应信息更新子模块和寄存器配置模块;[0022]所述速率自适应信息更新子模块,用于当检测到所述速率自适应成功标志时,将MCLK的周期信息转化为数据通信速率;[0023]以及,将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。[0024]进一步地,所述MCLK时钟稳定度检测子模块,还用于,[0025]当检测连续两次的MCLK的周期信息不一致时,内部的时钟稳定计数器执行一次累加计数清零,产生一个MCLK变动标志;[0026]以及,将所述MCLK变动标志发送给所述速率自适应失效检测子模块;[0027]所述速率自适应失效检测子模块,用于检测到MCLK变动标志时,其内部的时钟变化计数器进行一次累加计数操作,得到一个第二累计计数值;[0028]以及,当所述第二累加计数值达到预先配置的自适应失败数值时,产生一个速率自适应失败标志;[0029]以及,将所述速率自适应失败标志发送给所述速率自适应信息更新子模块和寄存器配置模块;[0030]所述速率自适应信息更新子模块,还用于当检测到速率自适应失败标志时,关闭速率自适应功能。[0031]上述实施例中,所述寄存器配置模块,还用于,[0032]根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;[0033]以及,根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。[0034]上述实施例中,所述接口时序控制模块,具体用于,[0035]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,用于生成与上行数据通信对应的接口时序;[0036]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,用于生成与下行数据通信对应的接口时序,以及根据MCLK信息延时生成与MCLK时序相同的FCLK时序。[0037]上述实施例中,所述数据与时序处理模块,具体用于,[0038]当数据通信类型为上行数据通信时,按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;[0039]以及,当数据通信类型为下行数据通信时,按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。[0040]第二方面,本发明实施例提供了一种并行接口时序控制方法,所述方法用于并行接口时序控制装置,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,所述方法包括:[0041]所述寄存器配置模块获取系统的配置信息;[0042]当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块;[0043]所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率;[0044]所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;[0045]所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。[0046]上述实施例中,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,时分双工TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;其中,自适应功能使能对应第一配置信息,TDD模式子帧类型对应第二配置信息。[0047]上述实施例中,所述自适应标志包括:自适应成功标志和自适应失败标志。[0048]上述实施例中,所述当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块,具体包括:[0049]所述速率自适应模块通过工作时钟获取MCLK的周期信息;[0050]当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块;[0051]当所述速率自适应模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,关闭自适应功能。[0052]进一步地,所述当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块,具体包括:[0053]当所述速率自适应模块检测连续两次的MCLK的周期信息一致时,所述速率自适应模块内部的时钟稳定计数器执行一次累加计数,所述速率自适应模块得到一个第一累加计数值;[0054]当所述第一累加计数值达到所述速率自适应模块预先配置的自适应成功数值时,所述速率自适应模块产生一个速率自适应成功标志;[0055]当所述速率自适应模块检测到所述速率自适应成功标志时,所述速率自适应模块将MCLK的周期信息转化为数据通信速率;[0056]所述速率自适应模块将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。[0057]进一步地,当所述MCLK时钟稳定度检测子模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块关闭自适应功能,具体包括:[0058]当所述速率自适应模块检测连续两次的MCLK的周期信息不一致时,所述速率自适应模块内部的时钟稳定计数器执行一次累加计数清零,所述速率自适应模块产生一个MCLK变动标志;[0059]所述速率自适应模块检测到所述MCLK变动标志时,所述速率自适应模块中的时钟变化计数器进行一次累加计数操作,所述速率自适应模块得到一个第二累计计数值;[0060]当所述第二累加计数值达到所述速率自适应模块预先配置的自适应失败数值时,所述速率自适应模块产生一个速率自适应失败标志;[0061]所述速率自适应模块将所述速率自适应失败标志发送给所述寄存器配置模块;[0062]当所述速率自适应模块检测到所述速率自适应失败标志时,所述速率自适应模块关闭速率自适应功能。[0063]上述实施例中,所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率,具体包括:[0064]所述寄存器配置模块根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;[0065]所述寄存器配置模块根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。[0066]上述实施例中,所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序,具体包括:[0067]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,所述接口时序控制模块生成与上行数据通信对应的接口时序;[0068]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,所述接口时序控制模块生成与下行数据通信对应的接口时序,以及所述接口时序控制模块根据MCLK信息延时生成与MCLK时序相同的FCLK时序。[0069]上述实施例中,所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据,具体包括:[0070]当数据通信类型为上行数据通信时,所述数据与时序处理模块按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;[0071]当数据通信类型为下行数据通信时,所述数据与时序处理模块按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。[0072]本发明实施例提供了一种并行接口时序控制方法和装置,所述方法用于并行接口时序控制装置,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,所述方法包括:所述寄存器配置模块获取系统的配置信息;当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块;所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率;所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块当前的数据通信速率处理数据,从而实现并行接口速率自适应配置。附图说明[0073]图1为本发明实施例提供的JESD207数据接口连接图;[0074]图2为本发明实施例提供的一种并行接口时序控制装置与射频前端集成电路之间通信交互示意图;[0075]图3为本发明实施例提供的JESD207数据发送开始时序图;[0076]图4为本发明实施例提供的JESD207数据发送结束时序图;[0077]图5为本发明实施例提供的JESD207数据接收开始时序图;[0078]图6为本发明实施例提供的JESD207数据接收结束时序图;[0079]图7为本发明实施例提供的一种并行接口时序控制电路的具体结构示意图;[0080]图8为本发明实施例提供的一种并行接口时序控制装置的结构框图;[0081]图9为本发明实施例提供的一种速率自适应模块的结构框图;[0082]图10为本发明实施例提供的一种并行接口时序控制方法的流程图;[0083]图11为本发明实施例提供的一种自适应模块生成更新的数据通信速率的流程图;[0084]图12为本发明实施例提供的一种数据与时序处理模块处理数据的流程图。具体实施方式[0085]下面将结合本发明实施例中的附图,对发明实施例中的技术方案进行清楚、完整地描述。[0086]参见图2,其示出了本发明实施例提供的一种并行接口时序控制装置与RFIC乙间通信交互示意图,可以理解的,该示意图仅用于说明本发明实施例的技术方案,并不对本发明实施例进行任何的具体限定,从图中可以看出,所述并行接口时序控制装置位于BBIC侧,所述并行接口时序控制装置对应图1中BBIC中的与RBDP相关电路。[0087]图3和图4展示了JESD207进行数据发送操作的时序,图5和图6展示了JESD207进行数据接收操作的时序。由上述的时序图可以看出JESD207接口数据的接收或发送使用成对的ENABLE信号作为开始和结束的指示,TXNRX信号来指示数据的传输方向,高电平表示发送,低电平表示低接收,对于发送数据,RFIC使用FCLK进行采样,对于接收数据,BBIC使用MCLK进彳了米样。[0088]基于上述示意图,本发明实施例提供了一种并行接口时序控制方法,所述并行接口时序控制方法用于并行接口时序控制装置,图7为一种并行接口时序控制电路的具体结构示意图,本发明实施例的基本思想是:所述寄存器配置模块获取系统的配置信息;当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块;所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率;所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块当前的数据通信速率处理数据,从而实现并行接口速率自适应配置。[0089]实施例一[0090]参见图8,其示出了本发明实施例提供的一种并行接口时序控制装置80的结构,所述并行接口时序控制装置80包括:寄存器配置模块801、速率自适应模块802、接口时序控制模块803及数据与时序处理模块804,其中,[0091]所述寄存器配置模块801,用于获取系统的配置信息;[0092]所述速率自适应模块802,用于当检测所述寄存器配置模块中的第一配置信息有效时,通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块;[0093]所述寄存器配置模块801,还用于根据所述自适应标志配置当前的数据通信速率;[0094]所述接口时序控制模块803,用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;[0095]所述数据与时序处理模块804,用于根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。[0096]对于所述寄存器配置模块8〇1,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;[0097]其中,自适应功能使能对应第一配置信息,所述第一配置信息有效具体指寄存器配置模块中的自适应功能使能有效,比如:自适应功能使能高电平时有效;TDD模式子帧类型对应第二配置信息。[0098]对于所述速率自适应模块802,所述对端发送的MCLK的周期信息具体指RFIC发送的MCLK的周期信息;[00"]所述自适应标志包括:自适应成功标志和自适应失败标志。[0100]所述速率自适应模块802的结构框图如图9所示,所述速率自适应模块802包括:MCLK周期检测子模块8021、MCLK时钟稳定度检测子模块8022、速率自适应失效检测子模块8023和速率自适应信息更新子模块8024;对于所述速率自适应模块检测802,其中,[0102]所述MCLK周期检测子模块8021,用于通过工作时钟获取MCLK的周期信息,将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块8022和速率自适应信息更新子模块8024;所述工作时钟不小于2倍的MCLK时钟频率且为MCLK时钟频率的整数倍;[0103]MCLK时钟稳定度检测子模块8022,用于当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,触发所述速率自适应信息更新子模块8024产生更新的数据通信速率发送给所述寄存器配置模块801;[0104]以及,用于当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块8024关闭自适应功能;其中,[0105]所述MCLK时钟稳定度检测子模块8022,具体用于,[0106]检测连续两次的MCLK的周期信息一致时,内部的时钟稳定计数器执行一次累加计数,得到一个第一累加计数值;[0107]以及,当所述第一累加计数值达到预先配置的自适应成功数值时,产生一个速率自适应成功标志;[0108]以及,将所述速率自适应成功标志发送给所述速率自适应信息更新子模块8024和寄存器配置模块801。[0109]所述速率自适应信息更新子模块8024,用于当检测到速率自适应成功标志时,将MCLK的周期信息转化为数据通信速率;[0110]以及,将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块801。[0111]需要说明的是,检测连续两次的MCLK的周期信息一致时,上述MCLK时钟稳定度检测子模块8022和速率自适应信息更新子模块8024用于实现产生更新的数据通信速率,并发送给所述寄存器配置模块801的具体过程。[0112]MCLK时钟稳定度检测子模块8022,还用于当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块8024关闭自适应功能;其中,[0113]MCLK时钟稳定度检测子模块8022,还具体用于,[0114]当检测连续两次的MCLK的周期信息不一致时,内部的时钟稳定计数器执行一次累加计数清零,产生一个MCLK变动标志;[0115]以及,将所述MCLK变动标志发送给所述速率自适应失效检测子模块8023。[0116]所述速率自适应失效检测子模块8023,用于检测到MCLK变动标志时,其内部的时钟变化计数器进行一次累加计数操作,得到一个第二累计计数值;[0117]以及,当所述第二累加计数值达到预先配置的自适应失败数值时,产生一个速率自适应失败标志;[0118]以及,将所述速率自适应失败标志发送给所述速率自适应信息更新子模块8024和寄存器配置模块801。[0119]所述速率自适应信息更新子模块8024,还用于当检测到速率自适应失败标志时,关闭速率自适应功能。[0120]需要说明的是,当检测连续两次的MCLK的周期信息不一致时,上述MCLK时钟稳定度检测子模块8022、速率自适应失效检测子模块8023和速率自适应信息更新子模块8〇24用于实现关闭自适应功能的具体过程。[0121]所述寄存器配置模块801,还具体用于,[0122]根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;[0123]根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。[0124]对于所述接口时序控制模块803,所述通信类型包括:上行通信和下行通信;[0125]所述接口时序,具体指符合JESD207协议要求的接口时序;[0126]进一步地,所述接口时序控制模块803,具体用于,[0127]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,用于生成与上行数据通信对应的接口时序;[0128]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,用于生成与下行数据通信对应的接口时序,以及根据MCLK信息延时生成与MCLK时序相同的FCLK时序。[0129]所述数据与时序处理模块804,具体用于,[0130]当数据通信类型为上行数据通信时,按照上行数据通信对应的接口时序接收所述接口时序控制模块803传输的上行数据,根据所述寄存器配置模块801中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;[0131]具体地,所述接口时序控制模块803发送给所述数据与时序处理模块804的数据,具体指所述接口时序控制模块按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序接收对端通过DIQ接口发送的DDR的数据,所述接口时序控制模块803将DDR的数据转化为单倍数据速率SDR,SingleDataRate的数据发送给所述数据与时序处理模块804进行数据处理,所述数据与时序处理模块8〇4最后按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序经处理后的SDR的数据发送给ffilC的后级电路;[0132]以及,当数据通信类型为下行数据通信时,按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,根据所述寄存器配置模块801中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块8〇3;[0133]具体地,所述BBIC的后级电路发送给所述数据与时序处理模块804的数据为SDR的数据,具体指所述BBIC的后级电路按照下行数据通信对应TXNRX、ENABLE时序信号及MCLK时序将SDR数据发送给所述数据与时序处理模块804,经过所述数据与时序处理模块804处理后的SDR的数据最终经过所述接口时序控制模块803转为DDR的数据,所述DDR的数据由所述接口时序控制模块803经过DIQ接口按照下行数据通信对应TXNRX、ENABLE时序信号及FCLK发送给对端。[0134]此外,本实施例还针对MCLK频繁抖动导致数据通信速率信息的频繁更新的问题,采用速率自适应模块802产生速率自适应失效标志关闭速率自适应功能;具体地,当MCLK时钟稳定度检测子模块8022检测MCLK频繁抖动次数满足预先配置的关闭速率自适应抖动次数时,产生一个速率自适应失效标志发送给所述寄存器配置模块8〇1和速率自适应信息更新子模块8024,所述速率自适应信息更新子模块8024检测到所述速率自适应失效标志后关闭速率自适应功能。[0135]本实施例提供了一种并行接口时序控制装置,所述寄存器配置模块801,用于获取系统的配置信息,所述速率自适应模块802,用于当检测所述寄存器配置模块中的第一配置信息有效时,通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块,所述寄存器配置模块801,用于根据所述自适应标志配置当前的数据通信速率,所述接口时序控制模块8〇3,用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序,所述数据与时序处理模块804,用于根据所述接口时序传输数据,根据所述寄存器配置模块当前的数据通信速率处理数据,从而实现并行接口速率自适应配置。[0136]实施例二[0137]参见图10,其示出了本发明实施例提供的一种并行接口时序控制方法,该方法用于并行接口时序控制装置,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,所述方法包括:[0138]S1001:所述寄存器配置模块获取系统的配置信息;[0139]S1002:当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块;[0M0]S1003:所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率;[0141]S1004:所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;[0142]S1005:所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。[0143]对于步骤S1001,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;[0144]其中,自适应功能使能对应第一配置信息,所述第一配置信息有效具体指寄存器配置模块中的自适应功能使能有效,比如:自适应功能使能高电平时有效;TDD模式子帧类型对应第二配置信息。[0145]对于步骤S1002,所述速率自适应模块包括:MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块;[0146]所述对端发送的MCLK的周期信息具体指RFIC发送的MCLK的周期信息;[0147]所述自适应标志包括:自适应成功标志和自适应失败标志。[0148]对于步骤S1002,图11为自适应模块生成更新的数据通信速率的流程图,当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块,具体包括:[0149]S10021:所述速率自适应模块通过工作时钟获取MCLK的周期信息;所述工作时钟不小于2倍的MCLK时钟频率且为MCLK时钟频率的整数倍;[0150]S10022:当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,执行步骤S10023至步骤S10027;当所述MCLK时钟稳定度检测子模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,执行步骤S10028至步骤S100212;[0151]S10023:所述速率自适应模块内部的时钟稳定计数器执行一次累加计数,所述速率自适应模块得到一个第一累加计数值;[0152]S10024:当所述第一累加计数值达到所述速率自适应模块预先配置的自适应成功数值时,所述速率自适应模块产生一个速率自适应成功标志;[0153]S10025:所述速率自适应模块将所述速率自适应成功标志发送给寄存器配置模块;[0154]S10026:当所述速率自适应模块检测到速率自适应成功标志时,所述速率自适应模块将MCLK的周期信息转化为数据通信速率;[0155]S10027:所述速率自适应模块将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块;[0156]需要说明的是,步骤S10023至步骤S10027是针对当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,产生更新的数据通信速率发送给所述寄存器配置模块的具体实现过程。[0157]S10028:所述速率自适应模块内部的时钟稳定计数器执行一次累加计数清零,所述速率自适应模块产生一个MCLK变动标志;[0158]S10029:所述速率自适应模块检测到所述MCLK变动标志时,所述速率自适应模块中的时钟变化计数器进行一次累加计数操作,所述速率自适应模块得到一个第二累计计数值;[0159]S100210:当所述第二累加计数值达到所述速率自适应模块预先配置的自适应失败数值时,所述速率自适应模块产生一个速率自适应失败标志;[0160]S100211:所述速率自适应模块将所述速率自适应失败标志发送给所述寄存器配置模块;[0161]S100212:当所述速率自适应模块检测到所述速率自适应失败标志时,所述速率自适应模块关闭速率自适应功能。[0162]需要说明的是,步骤S10028至步骤S100212是针对当所述速率自适应模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,关闭自适应功能的具体实现过程。[0163]对于步骤S1003,所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率,具体包括:[0164]所述寄存器配置模块根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;[0165]所述寄存器配置模块根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。[0166]对于步骤S1004,所述通信类型包括:上行通信和下行通信;[0167]所述接口时序,具体指符合JESD207协议要求的接口时序;[0168]进一步地,所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序,具体包括:[0169]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,所述接口时序控制模块生成与上行数据通信对应的接口时序;_[0170]当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,所述接口时序控制模块生成与下行数据通信对应的接口时序,以及所述接口时序控制模块根据MCLK信息延时生成与MCLK时序相同的FCLK时序。[0171]对于步骤S1005,所述数据包括上行接收数据和下行发送数据;[0172]对于步骤S1005,图12为数据与时序处理模块处理数据的流程图,所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据,具体包括:_[0173]S10051:当数据通信类型为上行数据通信时,所述数据与时序处理模块按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;[0174]S10052:当数据通信类型为下行数据通信时,所述数据与时序处理模块按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。[0175]具体地,对于步骤S10051,具体地,所述接口时序控制模块发送给所述数据与时序处理模块的数据,具体指所述接口时序控制模块按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序接收对端通过DIQ接口发送的DDR的数据,所述接口时序控制模块将DDR的数据转化为SDR的数据发送给所述数据与时序处理模块进行数据处理,所述数据与时序处理模块最后按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序经处理后的SDR的数据发送给BBIC的后级电路;[0176]具体地,对于步骤S10052,所述BBIC的后级电路发送给所述数据与时序处理模块的数据为SDR的数据,具体指所述BBIC的后级电路按照下行数据通信对应TXNRX、ENABLE时序信号及MCLK时序将SDR数据发送给所述数据与时序处理模块,经过所述数据与时序处理模块处理后的SDR的数据最终经过所述接口时序控制模块转为DDR的数据,所述DDR的数据由所述接口时序控制模块经过DIQ接口按照下行数据通信对应TXNRX、ENABLE时序信号及FCLK发送给对端。[0177]此外,本实施例还针对MCLK频繁抖动导致数据通信速率信息频繁更新的问题,采用速率自适应模块产生速率自适应失效标志关闭速率自适应功能;具体地,当MCLK时钟稳定度检测子模块检测MCLK频繁抖动次数满足预先配置的关闭速率自适应抖动次数时,产生一个速率自适应失效标志发送给寄存器配置模块和速率自适应信息更新子模块,速率自适应信息更新子模块检测到速率自适应失效标志后关闭速率自适应功能。[0178]本实施例提供了一种并行接口时序控制方法,所述寄存器配置模块获取系统的配置信息,当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的亂1的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块,所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率,所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息选择通信类型及通信类型所需的时序信号,所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块当前的数据通信速率处理数据,从而实现并行接口速率自适应配置。[0179]本领域内的技术人员应该明白,本发明的实施例可提供方法、系统、或者计算机程序产品。因此,本发明可采用硬件实施例、软件实施例、获结合软件和硬件方面的实施例的形式。而且,本发明可采用在一个或多个其中包含由计算机可用程序代码的计算机可用存储介质包括但不限于磁盘存储器和光学存储器等上实施的计算机程序产品的形式。[0180]本发明时参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和或方框图来描述的。应理解可由计算机程序指令实现程序图和或方框图中每一流程和获方框、以及流程图和或方框图中的流程和或的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或者其他可编程数据处理设备的处理器易产生一个机器,是的通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和或方框图一个方框或者多个方框中指定的功能的装置。[0181]这些计算机程序指令也可以存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中,使得存储在该计算及可读存储器中的指令产生包括指令装置的制造品。该指令装置实现在流程图中一个流程或多个流程和或方框图一个方框或多个方框中指定的功能。[0182]这些计算机程序指令也可装载在计算机或其他可编程处理设备上,使得在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和或方框图一个方框或多个方框中指定的功能的步骤。[0183]以上,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。

权利要求:1.一种并行接口时序控制装置,其特征在于,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,其中,所述寄存器配置模块,用于获取系统的配置信息;所述速率自适应模块,用于当检测所述寄存器配置模块中的第一配置信息有效时,通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块;所述寄存器配置模块,还用于根据所述自适应标志配置当前的数据通信速率;所述接口时序控制模块,用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;所述数据与时序处理模块,用于根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。2.根据权利要求1所述的装置,其特征在于,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;其中,自适应功能使能对应第一配置信息,TDD模式子帧类型对应第二配置{目息。3.根据权利要求1所述的装置,其特征在于,所述自适应标志包括:自适应成功标志和自适应失败标志。4.根据权利要求1所述的装置,其特征在于,所述速率自适应模块包括:MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块;其中,所述MCLK周期检测子模块,用于通过工作时钟获取MCLK的周期信息,将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块和速率自适应信息更新子模块;所述MCLK时钟稳定度检测子模块,用于当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,触发所述速率自适应信息更新子模块产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块;所述MCLK时钟稳定度检测子模块,还用于当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块关闭自适应功能。5.根据权利要求4所述的装置,其特征在于,所述MCLK时钟稳定度检测子模块,具体用于,当检测连续两次的MCLK的周期信息一致时,内部的时钟稳定计数器执行一次累加计数,得到一个第一累加计数值;以及,当所述第一累加计数值达到预先配置的自适应成功数值时,产生一个速率自适应成功标志;以及,将所述速率自适应成功标志发送给所述速率自适应信息更新子模块和寄存器配置模块;所述速率自适应信息更新子模块,用于当检测到所述速率自适应成功标志时,将MCLK的周期信息转化为数据通信速率;以及,将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。6.根据权利要求4所述的装置,其特征在于,所述MCLK时钟稳定度检测子模块,还用于,当检测连续两次的MCLK的周期信息不一致时,内部的时钟稳定计数器执行一次累加计数清零,产生一个MCLK变动标志;以及,将所述MCLK变动标志发送给所述速率自适应失效检测子模块;所述速率自适应失效检测子模块,用于检测到MCLK变动标志时,其内部的时钟变化计数器进行一次累加计数操作,得到一个第二累计计数值;以及,当所述第二累加计数值达到预先配置的自适应失败数值时,产生一个速率自适应失败标志;以及,将所述速率自适应失败标志发送给所述速率自适应信息更新子模块和寄存器配置模块;所述速率自适应信息更新子模块,还用于当检测到速率自适应失败标志时,关闭速率自适应功能。7.根据权利要求1所述的装置,其特征在于,所述寄存器配置模块,还用于,根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;以及,根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。8.根据权利要求1所述的装置,其特征在于,所述接口时序控制模块,具体用于,当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,用于生成与上行数据通信对应的接口时序;当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,用于生成与下行数据通信对应的接口时序,以及根据MCLK信息延时生成与MCLK时序相同的FCLK时序。9.根据权利要求1所述的装置,其特征在于,所述数据与时序处理模块,具体用于,当数据通信类型为上行数据通信时,按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;以及,当数据通信类型为下行数据通信时,按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。10.—种并行接口时序控制方法,其特征在于,所述方法用于并行接口时序控制装置,所述并行接口时序控制装置包括:寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块,所述方法包括:所述寄存器配置模块获取系统的配置信息;当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块;所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率;所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序;所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。11.根据权利要求10所述的方法,其特征在于,所述配置信息包括:接口模块使能,通道数量,默认数据通信速率,时分双工TDD模式子帧类型,自适应功能使能,自适应成功检测次数,自适应失败检测次数;其中,自适应功能使能对应第一配置信息,TDD模式子帧类型对应第二配置信息。12.根据权利要求10所述的方法,其特征在于,所述自适应标志包括:自适应成功标志和自适应失败标志。13.根据权利要求10所述的方法,其特征在于,所述当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时,所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志,并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块,具体包括:所述速率自适应模块通过工作时钟获取MCLK的周期信息;当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块;当所述速率自适应模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,关闭自适应功能。14.根据权利要求13所述的方法,其特征在于,所述当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时,产生更新的数据通信速率,并将所述更新的数据通信速率发送给所述寄存器配置模块,具体包括:当所述速率自适应模块检测连续两次的MCLK的周期信息一致时,所述速率自适应模块内部的时钟稳定计数器执行一次累加计数,所述速率自适应模块得到一个第一累加计数值;当所述第一累加计数值达到所述速率自适应模块预先配置的自适应成功数值时,所述速率自适应模块产生一个速率自适应成功标志;当所述速率自适应模块检测到所述速率自适应成功标志时,所述速率自适应模块将MCLK的周期信息转化为数据通信速率;所述速率自适应模块将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。15.根据权利要求13所述的方法,其特征在于,当所述MCLK时钟稳定度检测子模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时,触发所述速率自适应信息更新子模块关闭自适应功能,具体包括:当所述速率自适应模块检测连续两次的MCLK的周期信息不一致时,所述速率自适应模块内部的时钟稳定计数器执行一次累加计数清零,所述速率自适应模块产生一个MCLK变动标志;所述速率自适应模块检测到所述MCLK变动标志时,所述速率自适应模块中的时钟变化计数器进行一次累加计数操作,所述速率自适应模块得到一个第二累计计数值;当所述第二累加计数值达到所述速率自适应模块预先配置的自适应失败数值时,所述速率自适应模块产生一个速率自适应失败标志;所述速率自适应模块将所述速率自适应失败标志发送给所述寄存器配置模块;当所述速率自适应模块检测到所述速率自适应失败标志时,所述速率自适应模块关闭速率自适应功能。16.根据权利要求10所述的方法,其特征在于,所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率,具体包括:所述寄存器配置模块根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率;所述寄存器配置模块根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。17.根据权利要求10所述的方法,其特征在于,所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序,具体包括:_当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时,所述接口时序控制模块生成与上行数据通信对应的接口时序;_当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时,所述接口时序控制模块生成与下行数据通信对应的接口时序,以及所述接口时序控制模块根据MCLK信息延时生成与MCLK时序相同的FCLK时序。18.根据权利要求10所述的方法,其特征在于,所述数据与时序处理模块根据所述接口时序传输数据,根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据,具体包括:_当数据通信类型为上行数据通信时,所述数据与时序处理模块按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路;_当数据通信类型为下行数据通信时,所述数据与时序处理模块按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据,所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。

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