申请/专利权人：上海华虹宏力半导体制造有限公司

申请日：2017-07-17

公开（公告）日：2020-06-09

公开（公告）号：CN107507639B

主分类号：G11C7/10(20060101)

分类号：G11C7/10(20060101);G11C8/08(20060101);G11C8/16(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.06.09#授权;2018.01.16#实质审查的生效;2017.12.22#公开

摘要：本发明公开了一种消除SONOS器件字线耦合影响读余量的电路，单元结构为2T结构，存储管的漏极接位线，选择管的栅极接第一字线；存储管的栅极接第二字线；同一行单元结构的第一和二字线平行且形成字线耦合电容；第二字线的通过放电管连接到地；读操作时，第二字线接地，第一字线接第一偏置电压使选择管导通，所位线接第二偏置电压实现对存储管的读取；放大管的栅极连接到第三偏置电压，第三偏置电压的值保证在读操作的预充电结束前使第二字线拉低到地，消除耦合电容形成的耦合电压对读余量的影响。本发明还公开了一种消除SONOS器件字线耦合影响读余量的方法。本发明消除SONOS器件字线耦合对读余量的影响，提高读余量。

主权项：1.一种消除SONOS器件字线耦合影响读余量的电路，其特征在于：SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管以及由NMOS管组成的选择管；所述存储管的漏极连接位线，所述存储管的源极连接所述选择管的漏极，所述选择管的源极接源线；所述选择管的栅极连接第一字线；所述存储管的栅极连接第二字线；所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线共用，同一行的所述单元结构的所述第一字线共用，同一行的所述单元结构的所述第二字线共用，同一行的所述单元结构的所述第一字线和所述第二字线平行且邻近且会形成字线耦合电容；所述第二字线的通过放电管连接到地，所述放电管由NMOS管组成；读操作时，所述第二字线接地，所述第一字线接第一偏置电压使所述选择管导通，所述位线接第二偏置电压实现对所述存储管的读取；所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线上并形成所述第二字线上的耦合电压；所述放电管的栅极连接到第三偏置电压，所述第三偏置电压使所述放电管导通且将所述第二字线拉低到地，所述第三偏置电压越高将所述第二字线从所述耦合电压拉低的速率越快，且所述第三偏置电压的值保证在读操作的预充电结束前使所述第二字线拉低到地，消除所述耦合电压对读余量的影响。

全文数据：消除SONOS器件字线耦合影响读余量的电路和方法技术领域[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种消除SONOS器件字线耦合影响读余量的电路。本发明还涉及一种消除SONOS器件字线耦合影响读操作的方法。背景技术[0002]如图1所示，是现有SONOS器件的存储阵列的一行的结构图，现有SONOS器件的存储阵列Array的单元结构Cell为2T结构，所述2T结构包括由SONOS晶体管组成的存储管101以及由NMOS管组成的选择管102。[0003]所述存储管101的漏极连接位线BL，所述存储管101的源极连接所述选择管102的漏极，所述选择管102的源极接源线SL。所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线BL共用，图1中显示了存储阵列的多列，每一列的所述存储管101的漏极都连接相同的位线BL，为了区别不同列的位线，图1中在BL之后增加了[0]至[N]等数字编号表示不同列对应的位线，图1中仅显示了2列，其它各列省略了。[0004]所述选择管102的栅极连接第一字线WL;所述存储管101的栅极连接第二字线WLS。存储阵列包括多行，同一行的所述单元结构的所述第一字线WL共用，同一行的所述单元结构的所述第二字线WLS共用，图1中仅显示了一行，其它各行省略了。每一行的所述选择管102的栅极都连接第一字线WL，所述存储管101的栅极连接第二字线WLS，为了区分不同行对应的第一字线和第二字线，分别在WL和WLS之后增加了相应的编号，图1中为第0行，故在WL和WLS之后增加了[0]。[0005]同一行的所述单元结构的所述第一字线WL和所述第二字线WLS平行且邻近且会形成字线耦合电容。图1中显示了第〇行的所述第一字线WL[0]和所述第二字线WLS[0]之间的耦合电容，如图1中显示耦合电容由电容CO和Cl并联而成。[0006]图1中，各所述单元结构的所述存储管101和所述选择管102的衬底都连接在一起且接同一背面衬底电极VBPW。[0007]每一根所述第二字线WLS的通过放电管连接到地，图1中，所述放电管由两个NMOS管即NMOS管103和NMOS管104串联而成，NMOS管103和NMOS管104都采用高压管，图1中用nhv表示匪OS管103和匪OS管104都为高压管。匪OS管103和匪OS管104的栅极都连接电源电压VDDAl5。[0008]表一[0010]表一表示了图1所示的现有电路在读操作时加的电压，具体为：[0011]读操作时，所述第二字线WLS即图1中的WLS[0]接地，所述第一字线WL即图1中的WL[0]接第一偏置电压使所述选择管102导通，所述位线BL如图1中的BL[0]BL[N]S卩BL[0]至BL[N]任意选定的一根位线BL接第二偏置电压实现对所述存储管101的读取。背面衬底电极VBPW接地，源线SL接地。通常，所述第一偏置电压为电源电压，所述第二偏置电压为电源电压，S卩加在NMOS管103和NMOS管104的栅极的电源电压VDDAl5。[0012]图1所示的现有电路中，存在耦合作用引起的问题：[0013]在单元结构Cell尺寸变小之后，WL与WLS之间的互连走线的间距（Space变小，在容量越大中，Array尺寸大，WL与WLS之间的耦合电容越来越大。在读操作时，WL[0]被置高，WLS[0]因WLWLS之间的耦合作用，会被耦合抬高即WLS[0]的电压会从接地抬高到一较大的值。WLS[0]被耦合抬高之后，引起SONOS器件的CELL的电流变大，不利于Cel1的读取，会使读余量即读操作的余量Margin减小，也即当单元结构和读操作过程中存在正常工艺波动时，现有电路很由可能出现读取错误的情形。[0014]现有在耦合电容未该善的情况下，为了保证读的Margin，采用的改进方法包括:增长读的时间，让耦合的WLS有充放时间释放到地，但是这种方法会带来读取时间增加的缺点。[0015]另一种为:增强WLS的放电管的尺寸，以缩短放电的时间，但是这会牺牲面积。发明内容[0016]本发明所要解决的技术问题是提供一种消除SONOS器件字线耦合影响读余量的电路，能消除SONOS器件字线耦合对读余量的影响，提高读余量。为此，本发明还提供一种消除SONOS器件字线耦合影响读余量的方法。[0017]为解决上述技术问题，本发明提供的消除SONOS器件字线耦合影响读余量的电路的SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管以及由NMOS管组成的选择管即该选择管为N型选择管fnpass。[0018]所述存储管的漏极连接位线，所述存储管的源极连接所述选择管的漏极，所述选择管的源极接源线。[0019]所述选择管的栅极连接第一字线;所述存储管的栅极连接第二字线。[0020]所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线共用，同一行的所述单元结构的所述第一字线共用，同一行的所述单元结构的所述第二字线共用，同一行的所述单元结构的所述第一字线和所述第二字线平行且邻近且会形成字线耦合电容。[0021]所述第二字线的通过放电管连接到地，所述放电管由NMOS管组成。[0022]读操作时，所述第二字线接地，所述第一字线接第一偏置电压使所述选择管导通，所述位线接第二偏置电压实现对所述存储管的读取。[0023]所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线上并形成所述第二字线上的耦合电压;所述放大管的栅极连接到第三偏置电压，所述第三偏置电压使所述放大管导通且将所述第二字线拉低到地，所述第三偏置电压越高将所述第二字线从所述耦合电压拉低的速率越快，且所述第三偏置电压的值保证在读操作的预充电结束前使所述第二字线拉低到地，消除所述耦合电压对读余量的影响。[0024]进一步的改进是，所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。[0025]进一步的改进是，所述放电管由两个以上NMOS管串联而成，且所述放电管的NMOS管的栅极都连接所述第三偏置电压。[0026]进一步的改进是，所述第三偏置电压大于所述电源电压且由正压栗提供。[0027]进一步的改进是，所述第三偏置电压为4V。[0028]进一步的改进是，在通过所述第三偏置电压保证所述读余量的条件下，缩小所述读操作的时间，提高读速度;或者，增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。[0029]进一步的改进是，在通过所述第三偏置电压保证所述读余量的条件下，缩小所述放电管的尺寸;或者，增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。[0030]为解决上述技术问题，本发明提供的消除SONOS器件字线耦合影响读余量的方法中的SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管以及由NMOS管组成的选择管。[0031]所述存储管的漏极连接位线，所述存储管的源极连接所述选择管的漏极，所述选择管的源极接源线。[0032]所述选择管的栅极连接第一字线;所述存储管的栅极连接第二字线。[0033]所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线共用，同一行的所述单元结构的所述第一字线共用，同一行的所述单元结构的所述第二字线共用，同一行的所述单元结构的所述第一字线和所述第二字线平行且邻近且会形成字线耦合电容。[0034]所述第二字线的通过放电管连接到地，所述放电管由NMOS管组成。[0035]读操作时，将所述第二字线接地，所述第一字线接第一偏置电压使所述选择管导通，所述位线接第二偏置电压实现对所述存储管的读取。[0036]所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线上并形成所述第二字线上的耦合电压;将所述放大管的栅极连接到第三偏置电压，所述第三偏置电压使所述放大管导通且将所述第二字线拉低到地，且所述第三偏置电压的值保证在读操作的预充电结束前使所述第二字线拉低到地，消除所述耦合电压对读余量的影响。[0037]进一步的改进是，所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。[0038]进一步的改进是，所述放电管由两个以上NMOS管串联而成，且所述放电管的NMOS管的栅极都连接所述第三偏置电压。[0039]进一步的改进是，所述第三偏置电压大于所述电源电压且由正压栗提供。[0040]进一步的改进是，所述第三偏置电压为4V。[0041]进一步的改进是，在通过所述第三偏置电压保证所述读余量的条件下，缩小所述读操作的时间，提高读速度;或者，增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。[0042]进一步的改进是，在通过所述第三偏置电压保证所述读余量的条件下，缩小所述放电管的尺寸;或者，增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。[0043]本发明仅需对连接到放大管的栅极的第三偏置电压进行设置，利用第三偏置电压能使放大管导通且将第二字线拉低到地以及第三偏置电压越高将第二字线从耦合电压拉低的速率越快的特点，本发明将第三偏置电压的值提高到保证在读操作的预充电结束前使第二字线拉低到地，从而能消除所述耦合电压对读余量的影响，从而提高读余量。[0044]由于本发明仅需要进行简单的电压设置即可实现，故能够在不改变电路的结构和读取速度的条件下实现，故本发明能够不增加额外的电路面积开销以及不会影响读取速度且能进一步的增加读取速度。[0045]另外，本发明还能在通过第三偏置电压保证所述读余量的条件下，缩小放电管的尺寸，进而缩小电路的面积开销，从而能降低成本。附图说明[0046]下面结合附图和具体实施方式对本发明作进一步详细的说明：[0047]图1是现有SONOS器件的存储阵列的一行的结构图；[0048]图2是本发明实施例SONOS器件的存储阵列的一行的结构图。具体实施方式[0049]如图2所示，是本发明实施例SONOS器件的存储阵列的一行的结构图，本发明实施例消除SONOS器件字线耦合影响读余量的电路的SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管101以及由NMOS管组成的选择管102。[0050]所述存储管101的漏极连接位线BL，所述存储管101的源极连接所述选择管102的漏极，所述选择管102的源极接源线SL。所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线BL共用，图2中显示了存储阵列的多列，每一列的所述存储管101的漏极都连接相同的位线BL，为了区别不同列的位线，图2中在BL之后增加了[0]至[N]等数字编号表示不同列对应的位线，图2中仅显示了2列，其它各列省略了。[0051]所述选择管102的栅极连接第一字线WL;所述存储管101的栅极连接第二字线WLS。存储阵列包括多行，同一行的所述单元结构的所述第一字线WL共用，同一行的所述单元结构的所述第二字线WLS共用，图2中仅显示了一行，其它各行省略了。每一行的所述选择管102的栅极都连接第一字线WL，所述存储管101的栅极连接第二字线WLS，为了区分不同行对应的第一字线和第二字线，分别在WL和WLS之后增加了相应的编号，图2中为第0行，故在WL和WLS之后增加了[0]。[0052]同一行的所述单元结构的所述第一字线WL和所述第二字线WLS平行且邻近且会形成字线耦合电容。图2中显示了第0行的所述第一字线WL[0]和所述第二字线WLS[0]之间的耦合电容，如图2中显示耦合电容由电容CO和Cl并联而成。[0053]图2中，各所述单元结构的所述存储管101和所述选择管102的衬底都连接在一起且接同一背面衬底电极VBPW。[0054]每一根所述第二字线WLS的通过放电管连接到地，所述放电管由NMOS管组成;本发明实施例中，所述放电管由两个匪OS管即NMOS管103和匪OS管104串联而成，且所述NMOS管103和所述NMOS管104的栅极都连接第三偏置电压VP0S_MARG。[0055]读操作时，所述第二字线WLS接地，所述第一字线WL接第一偏置电压使所述选择管102导通，所述位线BL接第二偏置电压实现对所述存储管101的读取。[0056]所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线WLS上并形成所述第二字线WLS上的耦合电压;所述放电管即NMOS管103和104的栅极电压都连接到第三偏置电压VPOS_MARG，所述第三偏置电压VPOS_MARG使所述放电管导通且将所述第二字线WLS拉低到地，所述第三偏置电压VPOS_MARG越高将所述第二字线WLS从所述耦合电压拉低的速率越快，且所述第三偏置电压VPOS_MARG的值保证在读操作的预充电结束前使所述第二字线WLS拉低到地，消除所述耦合电压对读余量的影响。[0057]通常，所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。所述第三偏置电压VP0S_MARG大于所述电源电压且由正压栗提供，如:所述第三偏置电压VP0S_MARG为4V，4V仅为一个典型值，可以根据需要取其它值。[0058]由于本发明实施例中是通过设置所述第三偏置电压VP0S_MARG来保证所述读余量不受影响的，故本发明实施例能实现在通过所述第三偏置电压VP0S_MARG保证所述读余量的条件下，缩小所述读操作的时间，提高读速度。以及，能在通过所述第三偏置电压VP0S_MRG保证所述读余量的条件下，缩小所述放电管的尺寸。[0059]在其它实施例中，如果对读操作速度要求不是很高时，也能增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。[0060]在其它实施例中，如果对芯片尺寸要求不是很高时，也能增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。[0061]本发明实施例消除SONOS器件字线耦合影响读余量的方法中，SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管101以及由NMOS管组成的选择管102。[0062]所述存储管101的漏极连接位线BL，所述存储管101的源极连接所述选择管102的漏极，所述选择管102的源极接源线SL。所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线BL共用，图2中显示了存储阵列的多列，每一列的所述存储管101的漏极都连接相同的位线BL，为了区别不同列的位线，图2中在BL之后增加了[0]至[N]等数字编号表示不同列对应的位线，图2中仅显示了2列，其它各列省略了。[0063]所述选择管102的栅极连接第一字线WL;所述存储管101的栅极连接第二字线WLS。存储阵列包括多行，同一行的所述单元结构的所述第一字线WL共用，同一行的所述单元结构的所述第二字线WLS共用，图2中仅显示了一行，其它各行省略了。每一行的所述选择管102的栅极都连接第一字线WL，所述存储管101的栅极连接第二字线WLS，为了区分不同行对应的第一字线和第二字线，分别在WL和WLS之后增加了相应的编号，图2中为第0行，故在WL和WLS之后增加了[0]。[0064]同一行的所述单元结构的所述第一字线WL和所述第二字线WLS平行且邻近且会形成字线耦合电容。图2中显示了第0行的所述第一字线WL[0]和所述第二字线WLS[0]之间的耦合电容，如图2中显示耦合电容由电容CO和Cl并联而成。[0065]图2中，各所述单元结构的所述存储管101和所述选择管102的衬底都连接在一起且接同一背面衬底电极VBPW。[0066]每一根所述第二字线WLS的通过放电管连接到地，所述放电管由NMOS管组成;本发明实施例中，所述放电管由两个匪OS管即NMOS管103和匪OS管104串联而成，且所述NMOS管103和所述NMOS管104的栅极都连接第三偏置电压VP0S_MARG。[0067]读操作时，将所述第二字线WLS接地，所述第一字线WL接第一偏置电压使所述选择管102导通，所述位线BL接第二偏置电压实现对所述存储管101的读取。[0068]所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线WLS上并形成所述第二字线WLS上的耦合电压;将所述放电管即NMOS管103和104的栅极电压都连接到第三偏置电压VP0S_MARG，所述第三偏置电压VP0S_MARG使所述放电管导通且将所述第二字线WLS拉低到地，所述第三偏置电压VP0S_MARG越高将所述第二字线WLS从所述耦合电压拉低的速率越快，且所述第三偏置电压VP0S_MARG的值保证在读操作的预充电结束前使所述第二字线WLS拉低到地，消除所述耦合电压对读余量的影响。[0069]通常，所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。所述第三偏置电压VP0S_MARG大于所述电源电压且由正压栗提供，如:所述第三偏置电压VP0S_MARG为4V〇[0070]由于本发明实施例方法中是通过设置所述第三偏置电压VP0S_MARG来保证所述读余量不受影响的，故本发明实施例能实现在通过所述第三偏置电压VP0S_MARG保证所述读余量的条件下，缩小所述读操作的时间，提高读速度。以及，能在通过所述第三偏置电压VP0S_MARG保证所述读余量的条件下，缩小所述放电管的尺寸。[0071]在其它实施例中，如果对读操作速度要求不是很高时，也能增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。[0072]在其它实施例中，如果对芯片尺寸要求不是很高时，也能增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。[0073]在同样的参考电流条件下进行仿真可以验证：[0074]图1所示的现有结构的WLS的親合电压在预充电（precharge结束时电位为60mV，从而使读1出现错误Fail，读0是正常的。[0075]图2所示的本发明实施例结构的WLS的親合电压在预充电（precharge结束前已经放电到地，读1和读〇都正常的。[0076]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

权利要求：1.一种消除SONOS器件字线耦合影响读余量的电路，其特征在于：SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管以及由NMOS管组成的选择管；所述存储管的漏极连接位线，所述存储管的源极连接所述选择管的漏极，所述选择管的源极接源线；所述选择管的栅极连接第一字线;所述存储管的栅极连接第二字线；所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线共用，同一行的所述单元结构的所述第一字线共用，同一行的所述单元结构的所述第二字线共用，同一行的所述单元结构的所述第一字线和所述第二字线平行且邻近且会形成字线耦合电容；所述第二字线的通过放电管连接到地，所述放电管由NMOS管组成；读操作时，所述第二字线接地，所述第一字线接第一偏置电压使所述选择管导通，所述位线接第二偏置电压实现对所述存储管的读取；所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线上并形成所述第二字线上的耦合电压;所述放大管的栅极连接到第三偏置电压，所述第三偏置电压使所述放大管导通且将所述第二字线拉低到地，所述第三偏置电压越高将所述第二字线从所述耦合电压拉低的速率越快，且所述第三偏置电压的值保证在读操作的预充电结束前使所述第二字线拉低到地，消除所述耦合电压对读余量的影响。2.如权利要求1所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于:所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。3.如权利要求1所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于:所述放电管由两个以上NMOS管串联而成，且所述放电管的NMOS管的栅极都连接所述第三偏置电压。4.如权利要求1或3所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于:所述第三偏置电压大于所述电源电压且由正压栗提供。5.如权利要求4所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于:所述第三偏置电压为4V。6.如权利要求1所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于：在通过所述第三偏置电压保证所述读余量的条件下，缩小所述读操作的时间，提高读速度；或者，增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。7.如权利要求1所述的消除SONOS器件字线耦合影响读余量的电路，其特征在于:在通过所述第三偏置电压保证所述读余量的条件下，缩小所述放电管的尺寸；或者，增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。8.—种消除SONOS器件字线耦合影响读余量的方法，其特征在于：SONOS器件的存储阵列的单元结构为2T结构，所述2T结构包括由SONOS晶体管组成的存储管以及由NMOS管组成的选择管；所述存储管的漏极连接位线，所述存储管的源极连接所述选择管的漏极，所述选择管的源极接源线；所述选择管的栅极连接第一字线;所述存储管的栅极连接第二字线；所述SONOS器件的存储阵列中，所述单元结构排列成行列结构，同一列的所述单元结构的位线共用，同一行的所述单元结构的所述第一字线共用，同一行的所述单元结构的所述第二字线共用，同一行的所述单元结构的所述第一字线和所述第二字线平行且邻近且会形成字线耦合电容；所述第二字线的通过放电管连接到地，所述放电管由NMOS管组成；读操作时，将所述第二字线接地，所述第一字线接第一偏置电压使所述选择管导通，所述位线接第二偏置电压实现对所述存储管的读取；所述第一偏置电压在加电时会通过所述字线耦合电容耦合到所述第二字线上并形成所述第二字线上的耦合电压;将所述放大管的栅极连接到第三偏置电压，所述第三偏置电压使所述放大管导通且将所述第二字线拉低到地，且所述第三偏置电压的值保证在读操作的预充电结束前使所述第二字线拉低到地，消除所述耦合电压对读余量的影响。9.如权利要求8所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于:所述第一偏置电压为电源电压，所述第二偏置电压为电源电压。10.如权利要求8所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于:所述放电管由两个以上NMOS管串联而成，且所述放电管的NMOS管的栅极都连接所述第三偏置电压。11.如权利要求8或10所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于：所述第三偏置电压大于所述电源电压且由正压栗提供。12.如权利要求11所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于:所述第三偏置电压为4V。13.如权利要求8所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于:在通过所述第三偏置电压保证所述读余量的条件下，缩小所述读操作的时间，提高读速度；或者，增加所述读操作的时间，结合所述第三偏置电压和所述读操作的时间的设置一起消除所述耦合电压对读余量的影响。14.如权利要求8所述的消除SONOS器件字线耦合影响读余量的方法，其特征在于:在通过所述第三偏置电压保证所述读余量的条件下，缩小所述放电管的尺寸；或者，增加所述放电管的尺寸，结合所述第三偏置电压和增加所述放电管的尺寸的设置一起消除所述耦合电压对读余量的影响。

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