申请/专利权人：上海华虹宏力半导体制造有限公司

申请日：2018-08-28

公开（公告）日：2020-06-09

公开（公告）号：CN109164863B

主分类号：G05F1/56(20060101)

分类号：G05F1/56(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.06.09#授权;2019.02.01#实质审查的生效;2019.01.08#公开

摘要：本发明公开了一种SONOS栅端控制电压产生电路，电荷泵输出端输出负高压信号，多个电阻串联连接在基准电压端与负高压VNEG信号之间，进行分压；多个开关一端依次对应连接在电阻RK+1与R0之间串联连接的节点上，另一端连接在一起，作为分压电压输入端；运放的反向输入端接地，正向输入端连接在电阻Rn与RK+1串联节点，输出端与电荷泵相连接；一PMOS晶体管和两个NMOS晶体管依次串联；第一NMOS晶体管的栅极输入分压电压，源极与第二NMOS晶体管的漏极的连接端输出SONOS栅端控制电压信号VNEG_P，该VNEG_P是高于VNEG的负高压信号。本发明能够有效缩短SONOS栅端控制电压的建立时间。

主权项：1.一种SONOS栅端控制电压产生电路，其特征在于：由一运算放大器、一电荷泵、一PMOS晶体管、两个NMOS晶体管、多个开关和多个电阻组成；所述多个开关分别记为SK…S1、S0，所述多个电阻分别记为Rn、RK+1、RK…R1、R0，其中，Rn为第n个电阻，RK为第K个电阻，SK为第K个开关，n和K为大于等于零的整数，且K小于n；所述电荷泵输出端输出负高压信号VNEG，所述多个电阻Rn、RK+1、RK…R1、R0串联连接在基准电压VREF端与负高压信号VNEG之间，对基准电压VREF与负高压信号VNEG之间的电压进行分压；所述多个开关SK…S1、S0，其一端依次对应连接在电阻RK+1与R0之间串联连接的节点上，另一端连接在一起，作为分压电压VNEG_PP输入端；所述运算放大器的反向输入端接地，其正向输入端连接在电阻Rn与RK+1串联节点DIV，其输出端与电荷泵相连接；第一PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管依次串联连接，第一PMOS晶体管的源极接地GND，第二NMOS晶体管的源极与负高压信号VNEG端相连接；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极输入SONOS栅端控制电压产生信号CTRL，第一NMOS晶体管的栅极输入分压电压VNEG_PP，第一NMOS晶体管的源极与第二NMOS晶体管的漏极的连接端作为输出端输出SONOS栅端控制电压信号VNEG_P，该VNEG_P是高于VNEG的负高压信号。

全文数据：SONOS栅端控制电压产生电路技术领域本发明涉及半导体集成电路领域，特别是涉及一种SONOSSemiconductor-Oxide-Nitride-Oxide-Semiconductor闪速存储器栅端控制电压产生电路。背景技术NVM非易失性存储器FLASH闪存在高压编程操作时，会对不操作行有一种擦除类型的干扰，这种干扰现象会影响FLASH的可靠性。为提升FLASH的可靠性，在高压编程操作时，需要将不选中行单元的WLS栅端端电位，由VNEG负高压升高到VNEG_P，该VNEG_P是高于VNEG的负高压，以降低不选中单元cell栅端与漏端的电压差，从而减轻干扰。现有的产生VNEG_P电压电路即现有的SONOS栅端控制电压产生电路，如图1所示，由多个电阻，一PMOS晶体管PM1、一NMOS晶体管NM1、一运算放大器YF、一电荷泵DHB组成。VREF为基准电压、所述电荷泵DHB输出VNEG。所述多个电阻Rn、RK+1、RK…R1、R0串联连接在VREF与VNEG之间，其Rn为第n个电阻，Rk为第k个电阻，n和k为大于等于零的整数，且k小于n。所述运算放大器YF的正相输入端连接在电阻Rn与Rk+1的串联节点DIV上。该运算放大器YF的反相输入端接地，其输出端与电荷泵DHB相连接。如前所述电荷泵DHB输出VNEG。PMOS晶体管PM1的源极接地GND，其漏极与NMOS晶体管NM1的漏极相连接，其栅极输入SONOS栅端控制电压产生信号CTRL1。多个开关SK…S1、S0的一端分别连接在电阻RK+1与R0之间串联连接的节点上，另一端作为分压电压VNEG_PP输入端与NMOS晶体管NM1的栅极端相连接。这样，在电荷泵DHB输出的VNEG与基准电压VREF之间采用电阻分压抽头的方式，将分压电压VNEG_PP输入到NMOS晶体管NM1的栅极端。该分压电压VNEG_PP经过NMOS晶体管NM1的Vt栅端与源端阈值电压后，在NMOS晶体管NM1的源极端生成VNEG_P，该VNEG_P多档可调。上述电路存在的问题在于，当VNEG_P信号的负载电容过大时，VNEG_P的建立时间会过长，进而吃掉高压编程的时间，影响SONOS单元特性。发明内容本发明要解决的技术问题是提供一种SONOS栅端控制电压产生电路，能够有效缩短SONOS栅端控制电压的建立时间。为解决上述技术问题，本发明的SONOS栅端控制电压产生电路，由一运算放大器、一电荷泵、一PMOS晶体管、两个NMOS晶体管、多个开关和多个电阻组成；所述多个开关分别记为SK…S1、S0，所述多个电阻分别记为Rn、RK+1、RK…R1、R0，其中，Rn为第n个电阻，RK为第K个电阻，SK为第k个开关，n和k为大于等于零的整数，且k小于n；所述电荷泵输出端输出负高压信号VNEG，所述多个电阻Rn、RK+1、RK…R1、R0串联连接在基准电压VREF端与负高压信号VNEG之间，对基准电压VREF与负高压信号VNEG之间的电压进行分压；所述多个开关SK…S1、S0，其一端依次对应连接在电阻RK+1与R0之间串联连接的节点上，另一端连接在一起，作为分压电压VNEG_PP输入端；所述运算放大器的反向输入端接地，其正向输入端连接在电阻Rn与RK+1串联节点DIV，其输出端与电荷泵相连接；第一PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管依次串联连接，第一PMOS晶体管的源极接地GND，第二NMOS晶体管的源极与负高压信号VNEG端相连接；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极输入SONOS栅端控制电压产生信号CTRL，第一NMOS晶体管的栅极输入分压电压VNEG_PP，第一NMOS晶体管的源极与第二NMOS晶体管的漏极的连接端作为输出端输出SONOS栅端控制电压信号VNEG_P，该VNEG_P是高于VNEG的负高压信号。VNEG_P跟随着电荷泵建立会比较慢，而真正需要VNEG_P电压的时候是VNEG建立好之后，所以本发明在VNEG还没建立好之前则让VNEG_P＝VNEG,待VNEG建立好之后，再将VNEG_P切换到另外一个支路，产生需要的比VNEG高的负高压。采用本发明的方法能够解决因VNEG_P信号负载电容过大时，其建立时间过长的问题，有效缩短SONOS栅端控制电压的建立时间，进而缩短高压编程时间，减少时间成本。附图说明下面结合附图与具体实施方式对本发明作进一步详细的说明：图1是现有的SONOS栅端控制电压产生电路原理图；图2是改进后的SONOS栅端控制电压产生电路原理图；图3是仿真结果图。具体实施方式结合图2所示，改进后的SONOS栅端控制电压产生电路在下面的实施例中，由一运算放大器YF、一电荷泵DHB、一PMOS晶体管PM1、两个NMOS晶体管NM1、NM2、多个开关SK…S1、S0、多个电阻Rn、RK+1、RK…R1、R0组成。其中，Rn为第n个电阻，RK为第K个电阻，SK为第k个开关，n和k为大于等于零的整数，且k小于n。所述电荷泵DHB输出端输出负高压VNEG电压信号，所述多个电阻Rn、RK+1、RK…R1、R0串联连接在基准电压VREF端与电荷泵DHB输出端之间，对基准电压VREF与负高压VNEG之间的电压进行分压。所述多个开关SK…S1、S0，一端依次对应连接在电阻RK+1与R0之间串联连接的节点上，另一端连接在一起，作为分压电压VNEG_PP输入端。所述运算放大器YF的反向输入端接地，其正向输入端连接在电阻Rn与RK+1串联节点DIV，其输出端与电荷泵DHB相连接。PMOS晶体管PM1和NMOS晶体管NM1、NM2依次串联连接，PMOS晶体管PM1的源极接地GND，NMOS晶体管NM2的源极与VNEG端相连接。PMOS晶体管PM1的栅极和NMOS晶体管NM2的栅极输入SONOS栅端控制电压产生信号CTRL，NMOS晶体管NM1的栅极输入分压电压VNEG_PP，NMOS晶体管NM1的源极与NMOS晶体管NM2的漏极的连接端作为输出端输出SONOS栅端控制电压信号VNEG_P。所述CTRL信号＝PUMP&PE&PRG，其中，PUMP为运算放大器YF输出的表征VNEG建立好的信号，在VNEG电压建立好之后，由运算放大器YF输出，PE为电荷泵DHB的使能信号，PRG为高压编程操作信号，“&”表示与运算。也就是说PUMP与PE、PRG信号共同控制NMOS晶体管NM2及PMOS晶体管PM1。当VNEG电压未建立好之前，PUMP信号为“0”，CTRL信号为“1”，NMOS晶体管NM2打开，PMOS晶体管PM1关断，VNEG_P＝VNEG。当VNEG电压建立好之后，PUMP信号置“1”，CTRL信号为VNEG电位，NMOS晶体管NM2关断，PMOS晶体管PM1打开，VNEG_P电位为VNEG_PP减去一个NMOS晶体管NM1的Vt值。图3是仿真的结果示意图，其中：自上而下，第一栏仿真结果为理想情况，VNEG_P电压随着VNEG建立。第二栏仿真结果为不正常情况，VNEG_P建立时间过长，在VNEG建立好之后还未正常建立。第三栏仿真结果为本发明的仿真结果，VNEG建立好之前，PUMP信号置“0”,VNEG_P＝VNEG,PUMP置“1”之后，VNEG_P＝VNEG_PP-Vt。VNEG_P为需要的比VNEG高的负高压。以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

权利要求：1.一种SONOS栅端控制电压产生电路，其特征在于：由一运算放大器、一电荷泵、一PMOS晶体管、两个NMOS晶体管、多个开关和多个电阻组成；所述多个开关分别记为SK…S1、S0，所述多个电阻分别记为Rn、RK+1、RK…R1、R0，其中，Rn为第n个电阻，RK为第K个电阻，SK为第k个开关，n和k为大于等于零的整数，且k小于n；所述电荷泵输出端输出负高压信号VNEG，所述多个电阻Rn、RK+1、RK…R1、R0串联连接在基准电压VREF端与负高压信号VNEG之间，对基准电压VREF与负高压信号VNEG之间的电压进行分压；所述多个开关SK…S1、S0，其一端依次对应连接在电阻RK+1与R0之间串联连接的节点上，另一端连接在一起，作为分压电压VNEG_PP输入端；所述运算放大器的反向输入端接地，其正向输入端连接在电阻Rn与RK+1串联节点DIV，其输出端与电荷泵相连接；第一PMOS晶体管和第一NMOS晶体管、第二NMOS晶体管依次串联连接，第一PMOS晶体管的源极接地GND，第二NMOS晶体管的源极与负高压信号VNEG端相连接；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极输入SONOS栅端控制电压产生信号CTRL，第一NMOS晶体管的栅极输入分压电压VNEG_PP，第一NMOS晶体管的源极与第二NMOS晶体管的漏极的连接端作为输出端输出SONOS栅端控制电压信号VNEG_P，该VNEG_P是高于VNEG的负高压信号。2.如权利要求1所述的电路，其特征在于：所述CTRL信号＝PUMP&PE&PRG，其中，PUMP为运算放大器输出的表征VNEG建立好信号，PE为电荷泵的使能信号，PRG为高压编程操作信号，“&”表示与运算。3.如权利要求1或2所述的电路，其特征在于：当VNEG电压未建立好之前，表征VNEG建立好信号PUMP信号为“0”，CTRL信号为“1”，第二NMOS晶体管打开，第一PMOS晶体管关断，VNEG_P＝VNEG。4.如权利要求1或2所述的电路，其特征在于：当VNEG电压建立好之后，表征VNEG建立好信号PUMP信号置“1”，CTRL信号为VNEG电位，第二NMOS晶体管关断，第一PMOS晶体管打开，VNEG_P电位为VNEG_PP减去一个第一NMOS晶体管的阈值电压Vt值。

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