申请/专利权人：环球晶圆股份有限公司

申请日：2018-01-23

公开（公告）日：2020-06-23

公开（公告）号：CN109216520B

主分类号：H01L33/12(20100101)

分类号：H01L33/12(20100101);H01L33/00(20100101)

优先权：["20170629 TW 106121769"]

专利状态码：有效-授权

法律状态：2020.06.23#授权;2019.02.12#实质审查的生效;2019.01.15#公开

摘要：本发明提供一种半导体元件及其形成方法，所述半导体元件包括：基板、半导体层以及缓冲结构。半导体层位于基板上。缓冲结构位于基板与半导体层之间。缓冲结构包括多个第一层与多个第二层。第一层与第二层是以等间距的方式或非等间距的方式交替堆叠。

主权项：1.一种半导体元件，其特征在于，包括：基板；半导体层，位于所述基板上；以及缓冲结构位于所述基板与所述半导体层之间，所述缓冲结构包括多个第一层与多个第二层，所述多个第一层与所述多个第二层交替堆叠，其中所述多个第一层的层数大于或等于56，且所述半导体元件的弯曲程度小于10微米，其中最底区的第二层的Al含量高于最顶区的第二层的Al含量，且所述多个第二层的Al含量从所述基板朝向所述半导体层的方向渐减，其中所述第二层的Al含量渐减的方式包括连续渐变、不连续渐变或其组合。

全文数据：半导体元件及其形成方法技术领域本发明涉及一种集成电路及其形成方法，尤其涉及一种具有缓冲结构的半导体元件及其形成方法。背景技术一般而言，在异质基板例如诸如蓝宝石基板、SiC基板等类似基板上形成III族氮化物半导体层的半导体结构已广泛地应用在发光元件上。然而，由于硅基板与III族氮化物半导体层之间的晶格失配latticemismatch与热膨胀系数的差异，其容易导致硅基板变形并使得III族氮化物半导体层产生裂纹crack等问题。此外，硅基板中的硅元素也容易扩散至III族氮化物半导体层中，以与III族氮化物的金属例如镓形成共熔金属eutecticmetal，进而导致回熔melt-back现象，而造成基板平整度及磊晶品质受到破坏，目前业界多采用在III族半导体层与硅基板之间插入一氮化铝AlN层，用以避免回熔蚀刻的发生。现有通过缓冲层的设置用以降低半导体层与基板之间的晶格系数差异，或是用以使异质磊晶所产生的应力释放出来，进而提高磊晶的晶体品质，故缓冲层的厚度对磊晶层品质有正向关系。然而过厚的缓冲层虽能提高晶体品质，但也因为硅基板与III族氮化物磊晶半导体层之间的热膨胀系数差异，导至基板翘曲Bow的发生。故现今技术缺乏一种兼具晶体品质与基板翘曲的缓冲层设计方法及其结构。发明内容本发明提供一种具有缓冲结构的半导体元件及其形成方法，其可降低硅基板与III族氮化物半导体层之间的晶格失配与热膨胀系数的差异，进而避免硅基板变形并减少III族氮化物半导体层产生裂纹的问题。本发明提供一种具有缓冲结构的半导体元件及其形成方法，其可降低III族氮化物半导体层的磊晶应力，并增加III族氮化物半导体层的磊晶厚度，进而提升半导体元件的崩溃电压breakdownvoltage。本发明提供一种半导体元件，包括：基板、半导体层以及缓冲结构。半导体层位于基板上。缓冲结构位于基板与半导体层之间。缓冲结构包括多个第一层与多个第二层。第一层与第二层交替堆叠。第一层的层数大于或等于56，且半导体元件的弯曲程度小于10微米。在本发明的一实施例中，当上述第一层与上述第二层是以等间距的方式交替堆叠时，以上述缓冲结构的总厚度计，上述第一层的厚度总合介于17％至21％之间。在本发明的一实施例中，上述第一层的层数介于56至70之间。在本发明的一实施例中，上述缓冲结构具有一底区、一中间区，以及一顶区，当上述第一层与上述第二层是以非等间距的方式交替堆叠时，上述底区的上述第一层的层数等于上述顶区的上述第一层的层数，且所述底区的所述第一层的层数大于上述中间区的上述第一层的层数。以所述缓冲结构的总厚度计，所述第一层的厚度总合小于20％。在本发明的一实施例中，上述缓冲结构具有底区、中间区以及顶区，当上述第一层与上述第二层是以非等间距的方式交替堆叠时，上述顶区的上述第一层的层数大于上述底区的上述第一层的层数，且所述底区的所述第一层的层数等于上述中间区的上述第一层的层数。以所述缓冲结构的总厚度计，所述第一层的厚度总合小于20％。在本发明的一实施例中，上述第一层包括AlN。第二层包括AlxGa1-xN，0≦X≦1。第二层的Al含量也就是X值从基板朝向半导体层的方向渐变。在本发明的一实施例中，上述半导体元件还包括成核层nucleationlayer位于基板与缓冲结构之间。本发明提供一种半导体元件的形成方法，其步骤如下:提供基板，在基板上形成半导体层。在基板与半导体层之间形成缓冲结构，缓冲结构包括多个第一层与多个第二层。第一层与第二层交替堆叠。第一层的层数大于或等于56，且半导体元件的弯曲程度小于10微米。在本发明的一实施例中，当所述第一层与所述第二层是以等间距的方式交替堆叠，以所述缓冲结构的总厚度计，所述第一层的厚度总合介于17％至21％之间。在本发明的一实施例中，上述第一层的层数介于56至70之间。在本发明的一实施例中，上述缓冲结构具有底区、中间区以及顶区，当所述第一层与所述第二层是以非等间距的方式交替堆叠，所述底区的所述第一层的层数等于所述顶区的所述第一层的层数，且所述底区的所述第一层的层数大于所述中间区的所述第一层的层数。以所述缓冲结构的总厚度计，所述第一层的厚度总合小于20％。在本发明的一实施例中，上述缓冲结构具有一底区、一中间区，以及一顶区，当所述第一层与所述第二层是以非等间距的方式交替堆叠，所述顶区的所述第一层的层数大于所述底区的所述第一层的层数，且所述底区的所述第一层的层数等于所述中间区的所述第一层的层数。以所述缓冲结构的总厚度计，所述第一层的厚度总合小于20％。基于上述，本发明将缓冲结构形成在基板与半导体层之间。缓冲结构包括多个第一层与多个第二层。第一层与第二层以等间距的方式或非等间距的方式交替堆叠。本发明的缓冲结构可降低基板与半导体层之间的晶格失配与热膨胀系数的差异，进而避免基板变形并减少半导体层产生裂纹的问题。此外，本发明的缓冲结构还可降低半导体层的磊晶应力，并增加半导体层的磊晶厚度，进而提升半导体元件的崩溃电压。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是依照本发明的第一实施例的一种半导体元件的剖面示意图；图2是依照本发明的第二实施例的一种半导体元件的剖面示意图；图3是依照本发明的第三实施例的一种半导体元件的剖面示意图；图4是依照本发明的第四实施例的一种半导体元件的剖面示意图。具体实施方式图1是依照本发明的第一实施例的一种半导体元件的剖面示意图。请参照图1，第一实施例的半导体元件10包括：基板100、缓冲结构102以及半导体层108。在一实施例中，基板100可以是硅基板，其晶面crystalplane可例如但不限于是111、110、100等。在其他实施例中，基板100可以是绝缘体上硅silicon-on-insulator，SOI基板。此外，基板100也可以具有N型导电型或P型导电型。缓冲结构102位于基板100上。具体来说，缓冲结构102包括多个第一层104与多个第二层106。第一层104与第二层106交替堆叠在基板100上。第一层104可以是氮化铝AlN层；第二层106包括AlxGa1-xN，0≦X≦1。第二层106的铝Al含量也就是X值从基板100朝向半导体层108的方向渐减。也就是说，靠近基板100的第二层106a的Al含量高于远离基板100的第二层106d的Al含量。第二层106的Al含量渐减的方式包括步阶渐变stepgrading、连续渐变、不连续渐变或其组合。以连续渐变为例，第二层106a可以是AlN层也就是X＝1；第二层106b可以是Al0.9Ga0.1N层也就是X＝0.9；第二层106c可以是Al0.8Ga0.2N层也就是X＝0.8；第二层106d可以是Al0.7Ga0.3N层也就是X＝0.7，以此类推。以步阶渐变为例，第二层106a可包括交替堆叠的多个AlN层；第二层106b可包括交替堆叠的多个AlN层与多个Al0.9Ga0.1N层；第二层106c可包括交替堆叠的多个AlN层与多个Al0.8Ga0.2N；第二层106d可包括交替堆叠的多个AlN层与多个Al0.7Ga0.3N，以此类推。在另一实施例中，不连续渐变则是在连续渐变的第二层106中插入一层或更多层跳离原本Al含量连续规律变化的AlxGa1-xN层，0≦X≦1；例如以前述步阶渐变为例，在多个Al0.9Ga0.1N层与多个Al0.8Ga0.2N之间插入一或多个AlGaN后再继续渐变。在替代实施例中，第二层106的铝Al含量也就是X值也可从基板100朝向半导体层108的方向渐增。在一实施例中，每一个第一层104的厚度可例如是大于3nm。但本发明不以此为限，本发明的每一个第一层104的厚度可随着元件设计而有所调整。在其他实施例中，每一个第一层104的厚度可例如是但不限于是3nm-150nm。在替代实施例中，每一个第一层104的厚度可例如是但不限于是4nm-6nm。值得注意的是，由于缓冲结构102可舒缓基板100与半导体层108之间由于晶格常数所导致的应力累积。因此，本实施例的缓冲结构102可减少半导体层108与基板100之间因热膨胀系数差异而产生的应力，以避免裂纹或破片；另外，最底区的第二层106a的Al含量高于最顶区的第二层106d的Al含量，其可提升磊晶品质且有利于后续元件开发。在一实施例中，缓冲结构102的形成方法可以是金属有机化学气相沉积法metalorganicchemicalvapordeposition，MOCVD或分子束磊晶法molecularbeamepitaxy，MBE。以MOCVD为例，在形成缓冲结构102时，三甲基铝trimethylaluminum，TMA可用以当作Al来源的反应气体；三甲基镓trimethylgallium，TMG可用以当作Ga来源的反应气体；氨气NH3可用以当作N来源的反应气体。提供TMA与NH3的反应气体至MOCVD的腔室内，以于基板100上磊晶生长第一层104也就是AlN层。接着，再提供TMA、TMG以及NH3以于第一层104上磊晶生长第二层106a也就是AlxGa1-xN层，0≦X≦1。各第二层106的Al含量可通过控制TMA与TMG的混合比来调整。之后，重复上述步骤，以于基板100上形成具有交互堆叠的第一层104与第二层106的缓冲结构102。此外，虽然图1所示出的是最底区的第一层104与基板100直接接触。但本发明不以此为限，在其他实施例中，也可以是最底区的第二层106a与基板100直接接触。值得注意的是，在本实施例中，以缓冲结构102的总厚度计，第一层104的厚度总合可介于17％至21％之间。在此情况下，第一层104的层数介于2至112之间，其所形成的半导体元件10的弯曲程度Bow则可控制在10微米μm以下，且后续形成的半导体层108的裂纹也可小于3毫米mm。一般而言，Bow越大，半导体元件或发光元件的制造会变得越困难，因此，本实施例可将Bow控制在10μm以下，以利于进行后续半导体制程。另外，在其他实施例中，第一层104的层数也可介于42至112之间。在替代实施例中，第一层104的层数也可介于56至70之间。在此层数限制下，本发明可形成厚且高品质的半导体层108。也就是，以半导体元件10的总厚度计，半导体层108的厚度可高达约60％，且其Bow与裂纹皆在上述标准内。半导体层108位于缓冲结构102上，使得缓冲结构102位于基板100与半导体层108之间。在一实施例中，半导体层108可以是氮化物半导体层，例如是掺杂氮化镓GaN层、本征intrinsicGaN层或其组合。半导体层108的形成方法可例如是金属有机化学气相沉积法MOCVD或分子束磊晶法MBE。基于上述，本实施例的缓冲结构102可减少基板100与后续形成的半导体层108之间的晶格失配所导致的错位、减少上述两者之间的热膨胀系数的差异所导致的变形并抑制裂纹的产生。另外，本实施例的缓冲结构102还可降低半导体层108的磊晶应力，并增加半导体层108的磊晶厚度，进而提升半导体元件10的崩溃电压。另外，上述实施例的缓冲结构102可视为第一层104与第二层106以等间距的方式交替堆叠而成，但本发明不以此为限。在其他实施例中，缓冲结构也可以是第一层与第二层以非等间距的方式交替堆叠而成如图3的半导体元件30所示。详细地说，缓冲结构具有底区、中间区，以及顶区。缓冲结构的底区靠近基板；缓冲结构的顶区靠近半导体层；而中间区位于底区与顶区之间。当第一层与第二层以非等间距的方式交替堆叠时，以缓冲结构的总厚度计，所述第一层的厚度总合小于20％。在一实施例中，底区的第一层的层数等于顶区的第一层的层数，且底区的第一层的层数大于中间区的第一层的层数。但本发明不以此为限，在其他实施例中，顶区的第一层的层数也可大于底区的第一层的层数，且底区的第一层的层数等于中间区的第一层的层数。图2是依照本发明的第二实施例的一种半导体元件的剖面示意图。请参照图2，基本上，第二实施例的半导体元件20与第一实施例的半导体元件10相似。上述两者不同之处在于：第二实施例的半导体元件20还包括成核层101，其位于基板100与缓冲结构102之间。在一实施例中，成核层101可包括AlN层、Al层或其组合。成核层101的形成方法可例如是MOCVD或MBE，其厚度可介于20nm至200nm之间。值得一提的是，成核层101可防止基板100的Si与缓冲结构102或半导体层108的Ga反应而形成共熔金属的回熔现象。此外，成核层101可提升形成于其上的半导体层108的磊晶品质。也就是说，具有成核层101的半导体元件20的缺陷较少。另外，上述实施例的缓冲结构102可视为第一层104与第二层106以等间距的方式交替堆叠而成，但本发明不以此为限。在其他实施例中，缓冲结构也可以是第一层与第二层以非等间距的方式交替堆叠而成如图4的半导体元件40所示。此外，虽然图2所示出的是最底区的第二层106a与成核层101直接接触。但本发明不以此为限，在其他实施例中，也可以是最底区的第一层104与基板100直接接触。为了证明本发明的可实现性，以下列举多个实例来对本发明的半导体元件做更进一步地说明。虽然描述了以下实验，但是在不逾越本发明范畴的情况下，可适当改变所用材料、其量及比率、处理细节以及处理流程等等。因此，不应根据下文所述的实验对本发明作出限制性的解释。表1由表1可知，AlN层的层数愈多，所形成的GaN层的缺陷较少参照比较例1与实验例1的数据。也就是说，具有愈多层数的AlN层的GaN层具有较佳的磊晶品质。另外，底区的AlN层的层数愈多，所形成的GaN层的缺陷较少参照比较例2与实验例2的数据。顶区的AlN层的层数愈多，所形成的GaN层的缺陷也较少参照比较例3-4与实验例3-4的数据。实验例1提供一具有111晶面的单晶硅基板。接着，利用MOCVD，在硅基板的111晶面上依序形成厚度为小于3μm的缓冲结构与厚度为大于等于2μm的本征GaN层。具体来说，上述缓冲结构包括相互堆叠的112个AlN层与112个AlxGa1-xN层0≦x≦1。上述缓冲结构具有底区、中间区与顶区。AlN层的层数与厚度分布如表1所示。然后，对实验例1的GaN层进行试验，结果显示于上表1。实验例2-4、比较例1-4实验例2-4、比较例1-4的半导体元件及其形成方式与实验例1的半导体元件及其形成方式相似。实验例2-4、比较例1-4与实验例1不同之处在于：缓冲结构中的AlN层的层数、厚度与分布。然后，对实验例2-4、比较例1-4的GaN层进行试验，结果显示于上表1。实验例5提供一具有111晶面的单晶硅基板。接着，利用MOCVD，在硅基板的111晶面上依序形成厚度为100nm的成核层也就是AlN层、厚度为小于3μm的缓冲结构以及厚度为大于等于2μm的本征GaN层。具体来说，上述缓冲结构包括一整块的AlxGa1-xN层0≦x≦1。然后，对实验例5的GaN层进行试验，结果显示于下表2。实验例6提供一具有111晶面的单晶硅基板。接着，利用MOCVD，在硅基板的111晶面上依序形成厚度为100nm的成核层也就是AlN层、厚度为小于3μm的缓冲结构以及厚度为大于等于2μm的本征GaN层。具体来说，上述缓冲结构包括相互堆叠的2个AlN层与2个AlxGa1-xN层0≦x≦1。实验例6的半导体元件的结构如图2所示。需注意的是，表2中AlN层的层数是指所述缓冲结构中的AlN层的层数；而AlN层的厚度总合则是指所述缓冲结构中的AlN层的厚度加上成核层的厚度。然后，对实验例6的GaN层进行试验，结果显示于下表2。实验例7-11实验例7-11的半导体元件及其形成方式与实验例6的半导体元件及其形成方式相似。实验例7-11与实验例6不同之处在于：缓冲结构中的AlN层的层数。需注意的是，实验例6-11的缓冲结构中的AlN层的厚度并不相同。然后，对实验例7-11的GaN层进行试验，结果显示于下表2。表2如表2所示，以缓冲结构的总厚度计，实验例7-11的AlN层即第一层加上成核层的厚度总合皆小于21％之间。也就是说，在AlN层的厚度总合实质上一致的情况下，可观察出AlN层的层数与GaN层的厚度之间的关系，以及AlN层的层数与裂纹之间的关系。详细地说，如实验例5-11所示，虽然实验例5-7的半导体元件具有较厚的GaN层，但其裂纹也大于3mm。反观，实验例8-9的GaN层的厚度不仅可高达约70％，其裂纹也小于3mm。换言之，当AlN层即第一层的层数介于56至112之间，其可避免硅基板变形并减少裂纹的产生，进而提升半导体层的磊晶厚度与品质。实验例12提供一具有111晶面的单晶硅基板。接着，利用MOCVD，在硅基板的111晶面上依序形成厚度为100nm的AlN层、厚度为小于3μm的缓冲结构以及厚度为大于等于2μm的本征GaN层。具体来说，上述缓冲结构依序包括相互堆叠的17个AlN层其厚度为5nm与17个AlxGa1-xN层0≦x≦1且其厚度为17nm的第一群组；相互堆叠的17个AlN层其厚度为5nm与17个AlxGa1-xN层0≦x≦1且其厚度为21nm的第二群组；以及相互堆叠的28个AlN层其厚度为5nm与28个AlxGa1-xN层0≦x≦1且其厚度为20nm的第三群组。然后，对实验例12的GaN层进行试验，结果显示于下表3。比较例5比较例5的半导体元件及其形成方式与实验例12的半导体元件及其形成方式相似。比较例5与实验例12不同之处在于：比较例5不具有用以当作成核层的AlN层。也就是说，比较例5将以较薄其厚度为5nm的AlN层直接形成在单晶硅基板的111晶面上；而实验例12则是将较厚其厚度为100nm的AlN层直接形成在单晶硅基板的111晶面上。然后，对比较例5的GaN层进行试验，结果显示于下表3。表3样品晶体品质002102arcsec实验例12532614比较例5553680由表3可知，具有成核层的半导体元件，其缺陷较少。也就是说，实验例12的GaN层具有较佳的磊晶品质。另外，实验例1至11的AlN层的层数与AlN层的厚度总合其以缓冲结构的总厚度计的比较如下表4所示。由表4可知，当AlN层与AlxGa1-xN层0≦x≦1以非等间距的方式交替堆叠时，在AlN层的层数小于112之下，可有效地降低AlN层的厚度总合与BOW值。也就是说，与等间距的方式交替堆叠相比，以非等间距的方式交替堆叠所形成的缓冲结构可提升其上的半导体层的晶体品质，并增加半导体层的磊晶厚度。表4样品AlN层的层数AlN层的厚度总合弯曲程度μm实验例111220％14实验例27014％2实验例311217％11实验例45616％6实验例5019％10实验例6218％10实验例7317％10实验例85621％9实验例97021％5实验例109219％10实验例1111220％7综上所述，本发明将缓冲结构形成在基板与半导体层之间。缓冲结构包括多个第一层与多个第二层。第一层与第二层以等间距的方式或非等间距的方式交替堆叠。本发明的缓冲结构可降低基板与半导体层之间的晶格失配与热膨胀系数的差异，进而避免基板变形并减少半导体层产生裂纹的问题。此外，本发明的缓冲结构还可降低半导体层的磊晶应力，并增加半导体层的磊晶厚度，进而提升半导体元件的崩溃电压。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

权利要求：1.一种半导体元件，其特征在于，包括：基板；半导体层，位于所述基板上；以及缓冲结构位于所述基板与所述半导体层之间，所述缓冲结构包括多个第一层与多个第二层，所述多个第一层与所述多个第二层交替堆叠，其中所述多个第一层的层数大于或等于56，且所述半导体元件的弯曲程度小于10微米。2.根据权利要求1所述的半导体元件，其中当所述多个第一层与所述多个第二层是以等间距的方式交替堆叠时，以所述缓冲结构的总厚度计，所述多个第一层的厚度总合介于17％至21％之间。3.根据权利要求1所述的半导体元件，其中所述多个第一层的层数介于56至70之间。4.根据权利要求1所述的半导体元件，其中所述缓冲结构具有底区、中间区，以及顶区，当所述多个第一层与所述多个第二层是以非等间距的方式交替堆叠，所述底区的所述多个第一层的层数等于所述顶区的所述多个第一层的层数，且所述底区的所述多个第一层的层数大于所述中间区的所述多个第一层的层数，其中以所述缓冲结构的总厚度计，所述多个第一层的厚度总合小于20％。5.根据权利要求1所述的半导体元件，其中所述缓冲结构具有底区、中间区，以及顶区，当所述多个第一层与所述多个第二层是以非等间距的方式交替堆叠，所述顶区的所述多个第一层的层数大于所述底区的所述多个第一层的层数，且所述底区的所述多个第一层的层数等于所述中间区的所述多个第一层的层数，其中以所述缓冲结构的总厚度计，所述多个第一层的厚度总合小于20％。6.根据权利要求1所述的半导体元件，其中所述多个第一层包括AlN，所述多个第二层包括AlxGa1-xN，0≦X≦1，所述多个第二层的Al含量从所述基板朝向所述半导体层的方向渐变。7.根据权利要求1所述的半导体元件，还包括成核层位于所述基板与所述缓冲结构之间。8.一种半导体元件的形成方法，其特征在于，包括：提供基板；在所述基板上形成半导体层；以及在所述基板与所述半导体层之间形成缓冲结构，所述缓冲结构包括多个第一层与多个第二层，所述多个第一层与所述多个第二层交替堆叠，其中所述多个第一层的层数大于或等于56，且所述半导体元件的弯曲程度小于10微米。9.根据权利要求8所述的半导体元件的形成方法，当所述多个第一层与所述多个第二层是以等间距的方式交替堆叠，以所述缓冲结构的总厚度计，所述多个第一层的厚度总合介于17％至21％之间。10.根据权利要求8所述的半导体元件的形成方法，其中所述多个第一层的层数介于56至70之间。11.根据权利要求8所述的半导体元件的形成方法，其中所述缓冲结构具有底区、中间区，以及顶区，当所述多个第一层与所述多个第二层是以非等间距的方式交替堆叠，所述底区的所述多个第一层的层数等于所述顶区的所述多个第一层的层数，且所述底区的所述多个第一层的层数大于所述中间区的所述多个第一层的层数，其中以所述缓冲结构的总厚度计，所述多个第一层的厚度总合小于20％。12.根据权利要求8所述的半导体元件的形成方法，其中所述缓冲结构具有底区、中间区，以及顶区，当所述多个第一层与所述多个第二层是以非等间距的方式交替堆叠，所述顶区的所述多个第一层的层数大于所述底区的所述多个第一层的层数，且所述底区的所述多个第一层的层数等于所述中间区的所述多个第一层的层数，其中以所述缓冲结构的总厚度计，所述多个第一层的厚度总合小于20％。

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