申请/专利权人：慧荣科技股份有限公司

申请日：2013-11-29

公开（公告）日：2020-07-03

公开（公告）号：CN107680634B

主分类号：G11C29/56(20060101)

分类号：G11C29/56(20060101);G11C29/14(20060101);G06F11/10(20060101)

优先权：["20121130 US 61/731,482","20131125 US 14/089,730"]

专利状态码：有效-授权

法律状态：2020.07.03#授权;2018.03.09#实质审查的生效;2018.02.09#公开

摘要：本发明公开了一种待测装置、测试器及用于测试所述待测装置的方法。所述待测装置具有一连接接口、一控制器以及一功能区块。所述连接接口是用以接收以一第一时钟速率所传送的一测试型样并且输出一功能测试结果。所述控制器是用以通过使用一第二时钟速率来对所述测试型样进行取样并据以产生一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率。所述功能区块是用以对所述取样后测试型样执行一特定功能并据以产生所述功能测试结果。通过本发明，可达到用一低速测试器来对一待测装置进行一实速功能测试的目的，进而降低测试成本。

主权项：1.一种待测装置，其特征在于包括：一连接接口，用以接收以一第一时钟速率所传送的一测试型样并且输出一功能测试结果，其中该测试型样包含了故意带入的多个错误位，且该测试型样包括被一前一单一时钟周期全为零的位型样以及一下一单一时钟周期全为零的位型样所包夹的一单一时钟周期并非全为零的位型样；一控制器，用以通过使用一第二时钟速率来对所述测试型样进行取样并据以产生一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率，且该取样后测试型样为多个复制的该测试型样以增加所故意带入的该多个错误位；一错误检查及校正电路，用以对所述取样后测试型样执行一错误检查及校正译码操作以产生所述功能测试结果。

全文数据：待测装置、测试器及用于测试待测装置的方法[0001]本发明要求中华人民共和国申请号2〇m〇63l89〇l申请日2013年11月29日，标题为“待测装置、测试器及用于测试待测装置的方法”）的优先权，以上申请案的所有内容以引用方式纳入。技术领域[0002]本发明所公开的实施例是关于对半导体产品的测试，尤指一种用于以一低速lower-speed测试器来应用实速at-speed功能测试的方法以及装置。背景技术[0003]扫描炼（scanchain是一种用在电路设计中用来进行扫描测试的技术，确切来说，扫描炼提供一简单的方式以设定及观察电路设计中的每一正反器flip-flop。一频率信号是于一转移阶段（shiftphase与一撷取阶段capturephase的期间控制在扫描炼中所有的正反器，因此，一测试型样（testpattern可被输入至由上述正反器所组成的扫描炼，且每一正反器的状况可被读出以判断此电路设计是否通过pass扫描测试。[0004]小型制程技术中增加的逻辑闸数量gatecount以及增加的时序缺陷（timingdefect逼使测试质量的提升，以维持在测试后出货给客户的芯片的质量层级（qualitylevel，因此，基于扫描炼的实速测试可用以维持采用先进advanced制程的更大、更复杂的芯片的测试质量。为实现基于扫描炼的实速测试，有需要一高速测试器（high-speedtester来传送feed具有一高时钟速率的测试型样，以在一待测装置deviceundertest，DUT上用操作在所述高时钟速率的扫描炼来运行扫描测试。然而，使用高速测试器将无可避免地增加测试成本。发明内容[0005]本发明的实施例公开了一种用低速测试器lower-speedtester来应用一实速功能测试的装置以及方法。[0006]本发明的一第一实施例公开了一种待测装置，所述待测装置包括一连接接口、一控制器以及一功能区块functionalblock。所述连接接口是用以接收以一第一时钟速率传送来的一测试型样并且输出一功能测试结果。所述控制器是用以通过使用一第二时钟速率来对所述测试型样进行取样并据以产生一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率。所述功能区块是用以在所述取样后测试型样执行一特定功能并据以产生所述功能测试结果。[0007]在一实施例中，所述待测装置是一闪存控制器芯片。[0008]在一实施例中，所述功能区块是一错误检查及校正（errorcheckingandcorrection，ECC电路，所述特定功能是一ECC译码操作，且所述ECC电路是设置来使用一共享电路sharedcircuitry来执行一ECC编码操作以及所述ECC译码操作。[0009]在一实施例中，所述待测装置还包括一频率产生器。所述频率产生器是用以产生一内部（internal参考频率至所述控制器以及所述功能区块，其中所述内部参考频率具有所述第二时钟速率。[0010]本发明的一第二实施例公开了一种测试器，所述测试器包括一测试型样产生器以及一连接接口。所述测试型样产生器是用以产生至少一测试型样。所述连接接口是用以传送所述至少一测试型样至一待测装置以进行一实速功能测试（at-speedfunctionaltest，以及自所述测试装置接收至少一功能测试结果，其中所述至少一测试型样是由所述连接接口以一第一时钟速率传送，所述第一时钟速率是低于所述待测装置进行所述实速功能测试所用的一第二时钟速率。[0011]在一实施例中，由所述连接接口所传来的每一测试型样包括被一前一preceding单一周期全为零的（〇ne-cyclenon-allzero位型样以及一后一following单周期全为零的位型样所包夹的一单一周期并非全为零〇ne-cyclenon-all-zero的位型样。举例来说，所述至少一测试型样包括一第一测试型样以及一第二测试型样，包括于所述第一测试型样的所述单一周期并非全为零的位型样与包括于所述第二测试型样的所述单一周期并非全为零的位型样相同，且包括于所述第一测试型样的所述单一周期并非全为零的位型样以及包括于所述第二测试型样的所述单一周期并非全为零的位型样是同位置的（co-located位型样。还举例来说，所述至少一测试型样包括一第一测试型样以及一第二测试型样，且包括于所述第一测试型样的所述单一周期并非全为零的位型样与包括于所述第二测试型样的所述单一周期并非全为零的位型样不同。此外，包括于所述第一测试型样的所述单一周期并非全为零的位型样以及包括于所述第二测试型样的所述单一周期并非全为零的位型样具有不同数量的1。[0012]根据本发明的一第三实施例公开一种用于测试一待测装置的方法，所述方法包括:产生至少一测试型样；以一第一时钟速率将所述至少一测试型样传送至所述待测装置；使用一第二时钟速率来对所述测试型样进行取样并据以产生至少一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率;对所述至少一取样后测试型样执行一特定功能并及据以产生至少一功能测试结果；以及输出所述至少一功能测试结果。[0013]在一实施例中，每一测试型样包括被一前一单周期全为零的位型样以及一下一单周期全为零的位型样所包夹的一单周期并非全为零的位型样。举例来说，产生所述至少一功能测试结果的步骤包括:产生一第一测试型样以及一第二测试型样，其中包括于所述第一测试型样的所述单一周期并非全为零的位型样与包括于所述第二测试型样的所述单一周期并非全为零的位型样相同，且包括于所述第一测试型样的所述单一周期并非全为零的位型样以及包括于所述第二测试型样的所述单一周期并非全为零的位图是并非同位置的co-located位型样。还举例来说，产生所述至少一功能测试结果的步骤包括:产生一第一测试型样以及一第二测试型样，其中包括于所述第一测试型样的所述单一周期并非全为零的位型样与包括于所述第二测试型样的所述单一周期并非全为零的位型样不同。此外，包括于所述第一测试型样的所述单一周期并非全为零的位型样以及包括于所述第二测试型样的所述单一周期并非全为零的位型样具有不同数量的1。[0014]在一实施例中，所述待测装置是一闪存控制器芯片。[0015]在一实施例中，执行所述特定功能的步骤包括:利用一错误检查及校正电路来执行所述特定功能。所述特定功能是一ECC译码操作，且所述ECC电路是用以使用共享电路sharedcircuitry来执行一ECC编码操作以及所述ECC译码操作。附图说明[0016]图1是根据本发明的一实施例的测试系统的示意图。[0017]图2是测试型样产生器所产生的一测试型样以及被控制器所取得的一取样后测试型样的一实施例的示意图。[0018]图3是图1所示的测试型样产生器所产生的不同测试型样的第一范例的示意图。[0019]图4是图1所示的测试型样产生器所产生的不同测试型样的第二范例的示意图。[0020]图5是图1所示的测试型样产生器所产生的不同测试型样的第三范例的示意图。[0021]图6是图1所示的错误检查及校正电路的一范例的示意图。[0022]图7是根据本发明的一实施例而用于对一待测装置进行测试的方法的流程图。[0023]其中，附图标记说明如下：[0024]1〇〇测试系统[0025]102测试器[0026]104闪存控制器芯片[0027]112、122连接接口[0028]114测试型样产生器[0029]116判断逻辑电路[0030]123频率产生器[0031]124控制器[0032]126ECC电路[0033]700〜718步骤[0034]TPi、TP2测试型样[0035]fi第一时钟速率[0036]f2第一时钟速率[0037]CLKref内部参考频率[0038]DRi、DR2解码结果[0039]TPi’、TP2’取样后测试型样具体实施方式[0040]在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及后续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的「包括」是一开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此是包括任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或通过其他装置或连接手段间接地电气连接至所述第二装置。[0041]请参考图1，图1是根据本发明的一实施例的测试系统的示意图。测试系统100包括测试设备例如一测试器102以及一待测装置例如一闪存控制器芯片104。测试器102包括一连接接口II2、一测试型样产生器114以及一判断逻辑电路decisionlogic116。闪存控制器芯片104包括一连接接口122、一芯片上频率源on-chipclocksource，例如一频率产生器123、一控制器124以及一功能区块例如一错误检查及校正errorcheckingandcorrection，ECC电路126。请注意，图1仅显示了跟本发明有关的组件，在实际应用中，测试器120可具有额外的组件及或闪存控制器芯片104可具有额外的组件。[0042]测试器102以及闪存控制器芯片104是通过连接接口112、122来连接，其中连接接口112、122是作为输入输出（inputoutput，10接口，举例来说，连接接口112可包括探针probe，以及连接接口122可包括接触点（contact。在本实施例中，测试器102是一低速测试器，用以在一较低时钟速率之下提供测试数据，而闪存控制器芯片104则是在一正常normal操作中被设置来控制操作在一较高时钟速率之下的闪存（未图示）的存取读写）。本发明通过将一低速测试数据馈入至闪存控制器芯片104,来将一实速功能测试at-speedtest应用至闪存控制器芯片104,而不同于现有技术中基于扫描炼的实速测试scanchainbasedat-speedtest。细节将叙述如下。[0043]在测试器102中的测试型样产生器114是设置来产生由多个位型样bitpattern所组成的一测试型样TPi，举例来说但不用以限定本发明），每一位型样是由8个位也就是一字节byte所组成。测试型样产生器114将测试型样TPdt出至连接接口112。在本实施例中，连接接口112是设置来以每个频率周期cycle传送一个位型样也就是一字节），其中测试型样TPi是以一第一时钟速率h来传送，因此，闪存控制器芯片104中的连接接口122是被设置来接收以第一时钟速率所传送的测试型样TP!，并且再将接收到的测试型样Th转送给控制器124。频率产生器123是设置来产生一内部参考频率CLKref至控制器124以及ECC电路126,其中内部参考频率CLKref具有高于第一时钟速率心的一第二时钟速率f2。举例来说，频率产生器123可由一锁相回路phase-lockedl〇〇p，PLL来加以实现。控制器124以及ECC电路126是基于内部参考频率CLKref来操作。在本实施例中，控制器124是用来使用第二时钟速率f2来对测试型样了?1进行取样，并且据以产生一取样后测试型样sampledtestpatternTPi’ACC电路126是设置来对取样后测试型样TPi’执行一特定功能例如一ECC译码操作），并且据以产生一解码结果〇心以作为一功能测试结果。接着，控制器124会通过连接接口112、122来将因应测试型样1朽而产生的功能测试结果例如DRJ传送给判断逻辑电路116,也就是说，闪存控制器芯片104的连接接口122会输出功能测试结果例如DR〇，以及测试器102的连接接口112会接收功能测试结果例如DRD。接着，判断逻辑电路116会参照功能测试结果例如DR0来判闪存控制器芯片104是否通过实速功能测试。[0044]请注意，当进行实速功能测试时，闪存控制器芯片104是被控制在一正常功能模式normalfunctionalmode之下操作。此外，控制器124会采取一读取闪存动作（readflashmemoryaction，以获得取样后测试型样TPi’来作为读取自闪存未图标的一储存数据storeddata，换言的，取样后测试型样TPi’是对测试器102所提供的测试型样了?1进行取样而获得的一虚拟pseudo闪存数据。ECC电路126可将取样后测试型样TPi’的连续位视为要被译码的编码字符codeword来处理。当ECC电路126是被设计为具有错误检查及校正能力时，若错误位数并未超过一可接收的大小时，则出现在取样后测试型样TP?中的错误位应会被ECC电路126所校正。假设本实施例的ECC电路126是设置来对具有980个同位parity位的一BCHBose，Ray-ChaudhuriandHocquenghem编码字符进行译码，则ECC电路126最多可校正于BCH编码字符的一数据区块中所发现的70个错误位。为了达到通过使用一低速测试器来对ECC电路126执行功能测试的目的，测试型样产生器114需要基于ECC电路12e的错误检查及校正能力以及第二时钟速率f2与第一时钟速率。之间的频率比frequencyratio来产生测试型样TPi。由于第二时钟速率f2高于第一时钟速率fi，因此在一频率周期内传送的位型样会被控制器124进行多次取样。在ECC电路126最多可校正M位以及第二时钟速率与第一时钟速率负之间的频率比是K亦即K=ffA的情况下，故意设置于测试型样TPi中的错误位的个数N需要满足N*L^M的条件，因此，若ECC电路126没有缺陷defect，则包括于取样后测试型样TPi’中的错误位可保证会被ECC电路126所校正，也就是说，若ECC电路126能够正常地运作，则译码结果DRi就应该是没有错误error-free;反之，闪存控制器芯片104便无法通过实速功能测试。[0045]请参考图2,图2是测试型样产生器114所产生的一测试型样以及被控制器124所取得的一取样后测试型样的一实施例的示意图。如图2所示，由测试器102传送来的测试型样TPi具有单一周期并非全为零〇ne-cyclenon-all-zero的位型样”5B”（亦即01011011，其包夹于一前一preceding单一周期全为零one-cycleallzero的位型样“00”以及一下一following单一周期全为零的位型样“〇〇”之间，其中单一周期并非全为零的位型样“5B”是用以故意带入错误位。较佳地，测试型样了?1可在一单一周期并非全为零的位型样“5B”之前具有多个连续的单一周期全为零的位型样“00”，以及所述单一周期并非全为零的位型样“5B”之后具有多个连续的单一周期全为零的位型样“00”。在本实施例中，第一时钟速率f^lOMHzmegahertz且第二时钟速率f2是130MHz，因此，一外部频率周期刚好等于100nsnanosecond，以及一内部频率周期是约略为7.6ns。如此一来，在一外部频率周期内所传送的单一周期并非全为零的位型样“5B”（即一个字节的“5B”型样是被取样13次，以在取样后测试型样TPi’中产生一13字节的“5B”型样。具体来说，单一周期并非全为零的位型样“5B”具有5个”1”以及3个”0”，且取样后测试型样TPi’可被视为具有一数据区块被一13字节的“5B”型样所故意修改的一全为零all—zero编码字符，其中所述13字节的“5B”型样是作为具有65个错误位亦即65个”1”）分布于其中的一错误型样errorpattern。假设ECC电路126最多可校正于BCH编码字符的一数据区块中所发现的70个错误位，若ECC电路126不具有缺陷，则译码结果DRi应为一全为零的编码字符，因此，判断逻辑电路116可检查译码结果Dfo以判断闪存控制器芯片104是一正常芯片或是一失效故障芯片。[0046]在上述实施例中，测试器1〇2可产生一单一single测试型样，来将实速功能测试应用至一闪存控制器芯片，然而，此仅为说明的目的，并非对本发明的一限制。为提升可测试性testability，测试器102可被设置来依序地产生多个测试型样，并且基于针对所述多个测试型样而被连续产生的多个功能测试结果来判断闪存控制器芯片是一正常芯片或是一失效故障芯片。请再次参考图1，在一设计变化中，测试型样产生器丨14会进一步产生另一测试型样TPs，控制器124会进一步产生另一取样后测试型样TP2,，以及ECC电路126会进一步对取样后测试型样TP执行一ECC译码操作以产生一译码结果Dr2来作为一功能测试结果。由于熟习技艺者在阅读完以上关于基于测试型样TP:的实速功能测试的说明书段落后，应可轻易了解基于测试型样TP2的实速功能测试的细节，故在此将不再赘述以求简洁。[0047]测试型样TP2不同于测试型样TPi的地方可在于单一周期并非全为零的位型样的型样位置及或型样内容。请参考图3,图3是图1所示的测试型样产生器114所产生的不同测试型样的第一范例的示意图。如图3所示，测试型样TPi以及测试型样TP2中每一测试型样均包括相同的单一周期并非全为零的位型样“5B”，其包夹于前一单一周期全为零的位型样“〇〇”以及下一单一周期全为零的位型样“00”之间，然而，在测试型样TPi*的单一周期并非全为零的位型样“5B”以及在测试型样TP2中的单一周期并非全为零的位型样“5B”并非是同位置的位型样co-locatedbitpattern。在本实施例中，相较于测试型样TPi*的单一周期并非全为零的位型样“5B”，测试型样TP2中的单一周期并非全为零的位型样“5B”会提前一个外部频率周期而被传送。[0048]请参考图4,图4是图1所示的测试型样产生器所产生的不同测试型样的第二范例的示意图。如图4所示，测试型样1?:包括被前一单一周期全为零的位型样“00”以及下一单一周期全为零的位型样“〇〇”所包夹的一单一周期并非全为零的位型样“5B”，而测试型样TP2则包括被前一单一周期全为零的位型样“00”以及下一单一周期全为零的位型样“〇〇”所包夹的另一不同的单一周期并非全为零的位型样“F1”（亦即11110001。在本实施例中，在测试型样TP冲的单一周期并非全为零的位型样“5B”以及在测试型样TP2中的单一周期并非全为零的位型样“F1”（亦即11110001是同位置的位型样。[0049]请参考图5,图5是图1所示的测试型样产生器114所产生的不同测试型样的第三范例的示意图。如图5所示，测试型样TPi包括被前一单一周期全为零的位型样“〇〇”以及下一单一周期全为零的位型样“00”所包夹的单一周期并非全为零的位型样“5B”，而测试型样TP2则包括被前一单一周期全为零的位型样“〇〇”以及下一单一周期全为零的位型样“00”所包夹的另一不同的单一周期并非全为零的位型样“F1”（亦即11110001。在本实施例中，在测试型样TPi中的单一周期并非全为零的位型样“5B”以及在测试型样TP2中的单一周期并非全为零的位型样“F1”（亦即11110001并非同位置位型样。[0050]在上述范例中，单一周期并非全为零位型样“5B”以及“F1”之中每一者具有相同数量的1亦即错误位），然而，此仅为说明的目的，并非对本发明的一限制。在另一范例中，测试型样TPi以及测试型样TP2中的单一周期并非全为零的位型样可具有不同数量的1亦即错误位），同样可达到用一低速测试器来对一待测装置进行一实速功能测试的目的。[0051]在一范例设计中，ECC电路126是一可配置的ECC引擎（configurableECCengine，负责执行ECC编码操作以及ECC译码操作。请参考图6,图6是图1所示的ECC电路126的一范例的示意图。在本范例中，ECC电路126是被设置来使用一共享电路（sharedcircuitry来执行ECC编码操作以及ECC译码操作，其中所述共享电路包括编码器译码器、关键方fe式处理器Key-equation-solver以及秦式搜寻（Chien-search电路。具体而言，由于ECC电路U6是可配置的，因此ECC电路126可被配置而作为一ECC编码器或是作为一ECC译码器的用。虽然实速功能测试是为了获得由ECC译码功能所产生的功能测试结果，但由于ECC编码功能以及ECC译码功能是由使用相同的电路架构来执行，故ECC编码功能也会被一并测试。[0052]请参考图7，图7是根据本发明的一实施例而用于对一待测装置进行测试的方法的流程图。请注意^假若可获得相同的结果，则这些步骤并不一定要遵照图7所示的执行次序来执行。图7所示的方法可被图丨所示的测试系统1〇〇所采用，并可简单归纳如下：[0053]步骤700:开始；[0054]步骤702:设定一待测装置例如闪存控制器芯片104进入一正常功能模式；[0055]步骤704:设定控制器1¾以执行一读取闪存动作；[0056]步骤7〇6:产生至少一测试型样；[0057]步骤7〇8:将以一第一时钟速率所传送的至少一测试型样传送至所述待测装置；[0058]步骤no:通过使用一第二时钟速率来对所述至少一测试型样进行取样，并据以产生至少一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率；[0059]步骤712:对所述至少一取样后测试型样执行一特定功能（例如一ECC译码操作），并据以产生至少一功能测试结果；[0060]步骤714:输出所述至少一功能测试结果；[0061]步骤H6:根据所述至少一功能测试结果来判断所述待测装置是否通过实速功能测试；[0062]步骤718:结束。[0063]由于本领域技术人员在阅读完以上段落后应可轻易了解图7中每一步骤的细节，为简洁，在此将省略进一步的描述。[0064]在上述实施例中，闪存控制器104仅作为使用所提出的基于低速测试型样输入的实速功能测试架构来进行测试的待测装置的一范例。实际上，所提出的基于低速测试型样输入的实速功能测试架构可被用来测试其他的半导体产品，例如，所提出的基于低速测试型样输入的实速功能测试架构可被用来测试任何设置有ECC译码功能的半导体产品。这些设计变化皆属于本发明的范畴。[0065]在上述实施例中，ECC电路126仅作为负责处理一取样后测试型样以产生一待测装置的一功能测试结果的功能区块的一范例。通过使用一高时钟速率对一低速测试器所提供的一测试型样进行取样所得到的取样后测试型样亦可被传送至另一待测装置的一不同的功能区块，以将实速功能测试应用至所述另一待测装置。这些设计变化皆属于本发明的范畴。[0066]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

权利要求：1.一种待测装置，其特征在于包括：一连接接口，用以接收以一第一时钟速率所传送的一测试型样并且输出一功能测试结果，其中该测试型样包含了故意带入的多个错误位，且该测试型样包括被一前一单一时钟周期全为零的位型样以及一下一单一时钟周期全为零的位型样所包夹的一单一时钟周期并非全为零的位型样；一控制器，用以通过使用一第二时钟速率来对所述测试型样进行取样并据以产生一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率，且该取样后测试型样为多个复制的该测试型样以增加所故意带入的该多个错误位；一错误检查及校正电路，用以对所述取样后测试型样执行一错误检查及校正译码操作以产生所述功能测试结果。2.如权利要求1所述的待测装置，其特征在于，所述待测装置是一闪存控制器芯片。3.如权利要求1所述的待测装置，其特征在于，所述错误检查及校正电路是设置来使用一共享电路以执行一错误检查及校正编码操作以及所述错误检查及校正译码操作。4.如权利要求1所述的待测装置，其特征在于还包括：一频率产生器，用以产生一内部参考频率至所述控制器以及所述错误检查及校正电路，其中所述内部参考频率具有所述第二时钟速率。5.—种用于测试一待测装置的方法，其特征在于包括：产生至少一测试型样，其中该测试型样包含了故意带入的多个错误位，且该测试型样包括被一前一单一时钟周期全为零的位型样以及一下一单一时钟周期全为零的位型样所包夹的一单一时钟周期并非全为零的位型样；以一第一时钟速率将所述至少一测试型样传送至所述待测装置；使用一第二时钟速率来对所述测试型样进行取样并据以产生至少一取样后测试型样，其中所述第二时钟速率高于所述第一时钟速率，且该取样后测试型样为多个复制的该测试型样以增加所故意带入的该多个错误位；对所述至少一取样后测试型样执行一错误检查及校正译码操作以产生至少一功能测试结果；以及输出所述至少一功能测试结果。6.如权利要求5所述的方法，其特征在于，所述待测装置是一闪存控制器芯片。7.—种测试器，其特征在于包括：一测试型样产生器，用以产生至少一测试型样，其中该至少一测试型样包含了故意带入的多个错误位;以及一连接接口，用以传送所述至少一测试型样至一待测装置以进行取样来实现一实速功能测试，以及自所述测试装置接收至少一功能测试结果，其中所述至少一测试型样是由所述连接接口以一第一时钟速率传送，所述第一时钟速率是低于所述待测装置进行所述实速功能测试所用的一第二时钟速率。8.如权利要求7所述的测试器，其特征在于，由所述连接接口所传送的每一测试型样包括被一前一单一周期全为零的位型样以及一下一单一周期全为零的位型样所包夹的一单一周期并非全为零的位型样。9.如权利要求8所述的测试器，其特征在于，所述至少一测试型样包括一第一测试型样以及一第二测试型样，包括于所述第一测试型样的所述单一时钟周期并非全为零的位型样与包括于所述第二测试型样的所述单一时钟周期并非全为零的位型样相同，且包括于所述第一测试型样的所述单一时钟周期并非全为零的位型样以及包括于所述第二测试型样的所述单一时钟周期并非全为零的位型样是同位置的位型样。10.如权利要求8所述的测试器，其特征在于，所述至少一测试型样包括一第一测试型样以及一第二测试型样，且包括于所述第一测试型样的所述单一时钟周期并非全为零的位型样与包括于所述第二测试型样的所述单一时钟周期并非全为零的位型样不同。

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