申请/专利权人：京东方科技集团股份有限公司;重庆京东方光电科技有限公司

申请日：2017-08-30

公开（公告）日：2020-07-03

公开（公告）号：CN107393461B

主分类号：G09G3/20(20060101)

分类号：G09G3/20(20060101)

优先权：

专利状态码：失效-未缴年费专利权终止

法律状态：2023.09.15#未缴年费专利权终止;2017.12.22#实质审查的生效;2017.11.24#公开

摘要：本发明提供一种栅极驱动电路及其驱动方法和显示装置。所述栅极驱动电路包括N个栅极驱动单元和N组时钟信号线；第n栅极驱动单元与第n组时钟信号线对应连接；N为大于1的整数；n为小于或等于N的正整数；一组时钟信号线包括2a条时钟信号线；a等于1或a为偶数；一个所述栅极驱动单元包括至少一个移位寄存器模组；第n栅极驱动单元包括的移位寄存器模组与第n组时钟信号线连接。本发明解决现有的栅极驱动电路中的时钟信号线功耗大的问题。

主权项：1.一种栅极驱动电路，其特征在于，包括N个栅极驱动单元和N组时钟信号线；第n栅极驱动单元与第n组时钟信号线对应连接；N为大于1的整数；n为小于或等于N的正整数；一组时钟信号线包括2a条时钟信号线；a为正偶数；一个所述栅极驱动单元包括至少一个移位寄存器模组；第n栅极驱动单元包括的移位寄存器模组与第n组时钟信号线连接；每一帧画面显示时间包括依次设置的N个显示时间段，第n显示时间段与第n组时钟信号线对应，第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号；在第n显示时间段，第n组时钟信号线包括的2a条时钟信号线输入周期为T的时钟信号，其他组时钟信号线包括的时钟信号线输入低电平；第n组时钟信号线包括的第b条时钟信号线输入的时钟信号比第n组时钟信号线包括的第b-1条时钟信号线输入的时钟信号延迟T2a；b为大于1的正整数，并b小于或等于2a；一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元；第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接；所述移位寄存器单元包括：上拉节点控制模块，分别与输入端、复位端、上拉节点和下拉节点连接，用于在所述输入端、所述复位端和所述下拉节点的控制下控制所述上拉节点的电位；下拉节点控制模块，分别与高电平输入端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；存储电容模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输入端连接；以及，输出模块，分别与所述上拉节点、所述下拉节点、一时钟信号输入端、低电平输入端和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与该时钟信号输入端连接，并在所述下拉节点的控制下控制所述栅极驱动信号输出端是否与所述低电平输入端连接；所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；所述上拉节点控制模块包括：输入晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与低电平输入端连接；以及，上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。

全文数据：栅极驱动电路及其驱动方法和显示装置技术领域一[0001]本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动电路及其驱动方法和显示装置。背景技术[0002]GOAGateDriverOnArray，设置在阵列基板上的挪极驱动电路）电路实现的是移位寄存功能，作用是在一帧内对所有栅线逐行提供一个一定宽度的脉冲信号，其时间宽度一般为每行所分配充电时间的一倍至数倍，波形通常为方波。G0A单元包括多个相互级联的移位寄存器单元，每个移位寄存器单元会在每一帧画面显示时间内向其对应的栅线输出一个脉冲信号。[0003]图1是现有的G0A电路包括的多级移位寄存器单元的级联图。现有的G0A电路与一组时钟信号线连接，也即现有的G0A电路包括的所有级移位寄存器单元与同一组时钟信号线连接。在图1中，标号为CLK1的为第一时钟信号线，标号为CLK2的为第二时钟信号线，标号为S1的为第一移位寄存器单元，标号为S2的为第二移位寄存器单元，标号为SM-1的为第M-1移位寄存器单元，标号为SM的为第M移位寄存器单元，M为大于3的整数。在图1中，标号为Outputl的为S1的栅极驱动信号输出端，标号为0utput2的为S2的栅极驱动信号输出端，标号为OutputM-1的为SM-1的栅极驱动信号输出端，标号为OutputM的为SM的栅极驱动信号输出端，CLK为移位寄存器单元的时钟信号输入端，INPUT为移位寄存器单元的输入端，RESET为移位寄存器单元的复位端，STV为起始信号输入端。[0004]由图1可知，CLK1和CLK2由G0A电路的起始端一直延伸到G0A电路的结束端，奇数级移位寄存器单元与CLK1连接，偶数级移位寄存器单元与CLK2连接，CLK1和CLK2在一帧画面显示时间内一直提供时钟信号。在图1所示的现有的G0A电路中，所有的时钟信号线的功耗的计算公式如下：[0005]P〇=2Xl2XfXM2XCXV2，其中，P为G0A电路的CLK时钟信号）功耗，f为各时钟信号线输入的时钟信号的频率，M为G0A电路包括的移位寄存器单元的个数，C为每个移位寄存器单元对与其连接的时钟信号线的电容负载，V为各时钟信号线输入的时钟信号的高电压与低电压之间的电压差。由于移位寄存器单元对与其连接的时钟信号线的电容负载为占时钟信号线上电容负载的绝大部分，而各时钟信号线之间的交叠电容及时钟信号线与其他信号线之间的交叠电容只占时钟信号线上电容负载的一小部分，因此公式中省略了该部分电容。由以上公式可知，现有的G0A电路中的时钟信号线功耗大。发明内容[0006]本发明的主要目的在于提供一种栅极驱动电路及其驱动方法和显示装置，解决现有的栅极驱动电路中的时钟信号线功耗大的问题。[0007]为了达到上述目的，本发明提供了一种栅极驱动电路，包括N个栅极驱动单元和N组时钟信号线;第n栅极驱动单元与第n组时钟信号线对应连接;N为大于i的整数;n为小于或等于N的正整数；[0008]一组时钟信号线包括2a条时钟信号线;a等于1或a为偶数；[0009]一个所述栅极驱动单元包括至少一个移位寄存器模组；[0010]第n栅极驱动单元包括的移位寄存器模组与第n组时钟信号线连接。[0011]实施时，一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元；[0012]第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接。[0013]实施时，一所述移位寄存器单元用于根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0014]实施时，a等于1;N等于2;[0015]所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线；[0016]所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线；[0017]所述第一栅极驱动单元包括至少一个移位寄存器模组;所述第二栅极驱动单元包括至少一个移位寄存器模组;一所述移位寄存器模组包括第一移位寄存器单元和第二移位寄存器单元；[0018]所述第一栅极驱动单元中的一个移位寄存器模组包括的第一移位寄存器单元与所述第一时钟信号线连接;所述第一栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第二时钟信号线连接；[0019]所述第二栅极驱动单元中的一个移位寄存器单元包括的第一移位寄存器单元与所述第三时钟信号线连接，所述第二栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第四时钟信号线连接。[0020]实施时，所述移位寄存器单元包括：[0021]上拉节点控制模块，分别与输入端、复位端、上拉节点和下拉节点连接，用于在所述输入端、所述复位端和所述下拉节点的控制下控制所述上拉节点的电位；[0022]下拉节点控制模块，分别与高电平输入端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；[0023]存储电容模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输入端连接；以及，[0024]输出模块，分别与所述上拉节点、所述下拉节点、一时钟信号输入端、低电平输入端和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与该时钟信号输入端连接，并在所述下拉节点的控制下控制所述栅极驱动信号输出端是否与所述低电平输入端连接。[0025]实施时，所述输出模块包括：[0026]第一输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接;以及，[0027]第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第一极与所述低电平输入端连接。[0028]实施时，所述上拉节点控制模块包括：[0029]输入晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；[0030]复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与低电平输入端连接;以及，[0031]上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。[0032]实施时，所述下拉节点控制模块包括：[0033]第一控制晶体管，栅极和第一极都与所述高电平输入端连接，第二极与下拉控制节点连接；[0034]第二控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接；[0035]第三控制晶体管，栅极与所述下拉控制节点连接，第一极与所述高电平输入端连接，第二极与所述下拉节点连接;以及，[0036]第四控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；[0037]所述存储电容模块包括:存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。[0038]本发明还提供了一种栅极驱动电路的驱动方法，应用于上述的栅极驱动电路，所述栅极驱动电路的驱动方法包括:每一帧画面显示时间包括依次设置的N个显示时间段，N为大于1的整数;第n显示时间段与第n组时钟信号线对应，第n组时钟信号线与第n个栅极驱动单元对应连接，n为小于或等于N的正整数;所述驱动方法包括:在第n显示时间段，第n组时钟信号线包括的2a条时钟信号线分别输入相应的时钟信号，其他组时钟信号线包括的时钟信号线输入低电平，第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号;a等于1或偶数。[0039]实施时，当一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元，第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接时，所述第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号步骤包括：[0040]第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0041]实施时，在第n显示阶段，第n组时钟信号线包括的2a条时钟信号线输入的时钟信号的周期为T，第n组时钟信号线包括的2a条时钟信号线输入的时钟信号的占空比大于等于〇_4而小于等于0.5;第n组时钟信号线包括的第b条时钟信号线输入的时钟信号比第n组时钟信号线包括的第b-1条时钟信号线输入的时钟信号延迟T2a;b为大于1的正整数，并b小于或等于2a。[OO42]实施时，当a等于1;N等于2,所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线;所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线时，所述第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟彳目巧•线to入的时钟信号输出相应的栅极驱动彳目5步鈿包拈：、一[0043]第一栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第一时钟信号线输入的时钟信号输出相应的栅极驱动信号；一—[0044]第一栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第二时钟信号线输入的时钟信号输出相应的栅极驱动信号；__[0045]第二栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第三时钟信号线输入的时钟信号输出相应的栅极驱动信号；_[0046]第二栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第四时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0047]本发明还提供了一种显示装置，包括上述的栅极驱动电路。[0048]实施时，本发明所述的显示装置还包括时钟信号控制单元;所述时钟信号控制单元分别与所述N组时钟信号线连接，用于控制输入至所述时钟信号线的信号。_[0049]实施时，本发明所述的显示装置还包括驱动集成电路;所述时钟信号控制单元设置于所述驱动集成电路上。[0050]与现有技术相比，本发明所述的栅极驱动电路及其驱动方法和显示装置包括N个栅极驱动单元和N组时钟信号线，一栅极驱动单元与一组时钟信号线对应连接，一组时钟信号线仅在相应的时间段内输入时钟信号，在其他时间段内都输入低电平，一组时钟信号线分时工作，可以降低栅极驱动电路的功耗。附图说明[0051]图1是现有的栅极驱动电路的结构图；[0052]图2是本发明实施例所述的栅极驱动电路中的一移位寄存器模组的结构图；[0053]图3是本发明所述的栅极驱动电路的一具体实施例的结构图；[0054]图4是本发明如图3所示的栅极驱动电路的具体实施例的各时钟信号线提供的信号的时序图；[0055]图5是本发明如图4所示的栅极驱动电路的具体实施例中的第一移位寄存器单元的工作时序图；[0056]图6是本发明如图3所示的栅极驱动电路的具体实施例中的第N2+1移位寄存器单元的工作时序图；[0057]图7是本发明所述栅极驱动电路包括的移位寄存器单元的一具体实施例的电路图。具体实施方式[0058]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0059]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极•，或者，所述第一极可以为源极，所述第二极可以为漏极。[0060]本发明实施例所述的栅极驱动电路包括N个栅极驱动单元和N组时钟信号线;第!！栅极驱动单元与第n组时钟信号线对应连接;N为大于1的整数;n为小于或等于N的正整数；[0061]一组时钟信号线包括2a条时钟信号线;a等于1或a为偶数；[0062]一个所述栅极驱动单元包括至少一个移位寄存器模组；[0063]第n栅极驱动单元包括的移位寄存器模组与第n组时钟信号线连接。[0064]本发明实施例所述的栅极驱动电路包括N个栅极驱动单元和N组时钟信号线，一栅极驱动单元与一组时钟信号线对应连接，一组时钟信号线仅在相应的时间段内输入时钟信号，在其他时间段内都输入低电平，一组时钟信号线分时工作，可以降低栅极驱动电路的功耗。[0065]本发明实施例所述的栅极驱动电路适用于各种尺寸，各种场景的显示产品，尤其是手机、平板电脑，笔记本电脑等对功耗要求高的显示产品。[0066]在实际操作时，一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元；[0067]第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接。[0068]在具体实施时，一所述移位寄存器单元用于根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0069]具体的，如图2所示，当a等于1时，一移位寄存模组2〇包括第一移位寄存器单元S1和第二移位寄存器单元S2;—组时钟信号线包括第一时钟信号线CLK1和第二时钟信号线CLK2；[0070]在图2中，标号为CLK的为时钟信号输入端，标号为INPUT的为输入端，标号为RESET的为复位端;标号为STV的为起始信号输入端;标号为Outputl的为S1的栅极驱动信号输出端，标号为0utput2的为S2的栅极驱动信号输出端；[0071]S1的时钟信号输入端与第一时钟信号线CLK1连接，S2的时钟信号输入端与第二时钟信号线CLK2连接。[0072]根据一种具体实施方式，a等于1;N等于2;[0073]所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线；[0074]所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线；_[0075]所述第一栅极驱动单元包括至少一个移位寄存器模组;所述第二栅极驱动单元包括至少一个移位寄存器模组;一所述移位寄存器模组包括第一移位寄存器单元和第二移位寄存器单元；_[0076]所述第一栅极驱动单元中的一个移位寄存器模组包括的第一移位寄存器单兀与所述第一时钟信号线连接;所述第一栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第二时钟信号线连接；_[0077]所述第二栅极驱动单元中的一个移位寄存器模组包括的第一移位寄存器单元与所述第三时钟信号线连接，所述第二栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第四时钟信号线连接。[0078]下面通过具体实施例来说明本发明所述的栅极驱动电路。[0079]如图3所示，本发明所述的栅极驱动电路的一具体实施例包括第一栅极驱动单元31、第二栅极驱动单元32、第一组时钟信号线和第二组时钟信号线；[0080]所述第一组时钟信号线包括第一时钟信号线CLK1和第二时钟信号线CLK2;所述第二组时钟信号线包括第三时钟信号线CLK3和第四时钟信号线CLK4;[0081]所述第一栅极驱动单元31包括B4个移位寄存器模组;所述第二栅极驱动单元包括B4个移位寄存器模组;B4为大于2的整数;B为栅极驱动电路包含的所有移位寄存器单元的个数。[0082]所述第一栅极驱动单元31包括的第一个移位寄存器模组311包括第一移位寄存器单元S1和第二移位寄存器单元S2;[0083]所述第一栅极驱动单元31包括的第二个移位寄存器模组3丨2包括第三移位寄存器单元S3和第四移位寄存器单元S4;[0084]所述第二栅极驱动单元32包括的第一个移位寄存器模组321也即所述栅极驱动电路包括的第B4+1个移位寄存器模组包括第B2+1移位寄存器单元SB2+1和第B2+2移位寄存器单元SB2+2;^[0085]所述第二栅极驱动单元32包括的第二个移位寄存器模组322也即所述栅极驱动电路包括的第B4+2个移位寄存器模组包括第B2+3移位寄存器单元SB2+3和第B2+4移位寄存器单元SB2+4;[0086]在图2中，标号为CLK的为一移位寄存器单元的时钟信号输入端，标号为頂PUT的为输入端，标号为RESET的为复位端；标号为STV的为起始信号输入端;标号为Outputl的为S1的栅极驱动信号输出端，标号为〇utput2的为S2的栅极驱动信号输出端，标号为Output3的为S3的栅极驱动信号输出端，标号为0utput4的为S4的栅极驱动信号输出端，标号为OutputB2+1的为SB2+1的栅极驱动信号输出端，标号为OutputB2+2的为SB2+2的栅极驱动信号输出端，标号为OutputB2+3的为SB2+3的栅极驱动信号输出端，标号为OutputB2+4的为SB2+4的栅极驱动信号输出端。[0087]与现有技术相比，本发明如图3所示的栅极驱动电路的具体实施例在^有的^一时钟信号线CLK1和第二时钟信号线CLK2的基础上增加了第二组时钟信号线:第三$钟信号线CLK3和第四时钟信号线CLK4,第一时钟信号线CLK1和第二时钟信号线CLK2只^前半^分移位寄存器单元（由第一移位寄存器单元S1至第B2移位寄存器单元连接，第^时钟信号线CLK3和第四时钟信号线CLK4只与后半部分移位寄存器单元（由第B2+1移位寄，^单元SB2+1至第B移位寄存器单元连接。在一帧画面显示时间的前半部分，由于^第三时钟信号线CLK3和第四时钟信号线CLK4连接的移位寄存器单元无需工作，因此只需第一时1信号线CLK1和第二时钟信号线CLK2提供时钟信号即可，第三时钟信^线CLK3和第四时^偏号线CLK4不需要提供时钟信号，提供低电平信号即可。同理，在一帧画面显^时间的^半部分，只需第三时钟信号线CLK3和第四时钟信号线CLK4提供时钟信号即可，第一时钟丨目号线CLK1和第二时钟信号线CLK2不需要提供时钟信号，提供低电平信号即可。、[0088]本发明如图3所示的栅极驱动电路中的所有的时钟信号线的功耗1"的计算公式如下：[0089]P=4Xl2Xf2XB4XCXV2，其中，f为各时钟信号线输入的时钟信号的频率，B为本发明如图2所示的栅极驱动电路包括的移位寄存器单元的总数，C为每个移位寄存器单元对与其连接的时钟信号线的电容负载，V为各时钟信号线输入的时钟信号的高电压与低电压之间的电压差；以上公式中的“f2”是因为各时钟信号线在一帧画面显示时间中的工作时间只有一半，相当于工作频率降低一倍，经对比采用本发明实施例提供的栅极驱动电路可以使得CLK功耗降低一•半。[0090]本发明如图2所示的栅极驱动电路采用两组时钟信号线，并设置该两组时钟信号线分时工作，达到降低栅极驱动电路的功耗的目的。[0091]如图4所示，STV在一帧显示时间TF刚开始时输入高电平，一帧显示时间TF包括依次设置的第一显示时间段H和第二显示时间段T2;[0092]在第一显示时间段T1，CLK1和CLK2提供时钟信号，CLK3和CLK4提供低电平信号；[0093]在第二显示时间段T2，CLK3和CLK4提供时钟信号，CLK1和CLK2提供低电平信号。[0094]如图4所示，各时钟信号线提供的时钟信号的占空比可以略小于12,以防止相邻级移位寄存器单元同时输出高电平；各时钟信号线提供的时钟信号的占空比例如可以为0.45，该占空比的值由栅极驱动电路的特性决定。[0095]在图5中，标号为PU1的为本发明如图2所示的栅极驱动电路的具体实施例包括的第一移位寄存器单元中的上拉节点，标号为roi的为该第一移位寄存器单元中的下拉节点，标号为Outputl的为第一移位寄存器单元的栅极驱动信号输出端，标号为RESET1的为第一移位寄存器单元的栅极驱动信号输出端的复位端接入的信号。[0096]如图5所示，在第一显示时间段T1，STV输入高电平信号后的一显示周期，Outputl输出高电平，第一移位寄存器单元工作，此时只有CLK1和CLK2提供时钟信号，CLK3和CLK4提供低电平信号。[0097]在图6中，标号为INPUTB2+1为本发明如图3所示的栅极驱动电路的具体实施例包括的第B2+1移位寄存器单元的输入端，标号为PUB2+l的为本发明如图3所示的栅极驱动电路的具体实施例包括的第B2+1移位寄存器单元中的上拉节点，标号为PDB2+1的为该第B2+1移位寄存器单元中的下拉节点，标号为OutputB2+1的为第B2+1移位寄存器单元的栅极驱动信号输出端，标号为RESETB2+1的为第B2+1移位寄存器单元的栅极驱动信号输出端的复位端接入的信号。[0098]如图6所示，在第二显示时间段T2,在INPUTB2+1接入高电平信号后的一显示周期，OutputB2+1输出高电平，第B2+1移位寄存器单元工作，此时只有CLK3和CLK4提供时钟信号，CLK2和CLK3提供低电平信号。[0099]在实际操作时，一组时钟信号线也可以包括四条时钟信号线，也可以包括八条信号线。[0100]在实际操作时，本发明实施例所述的栅极驱动电路也可以包括至少三个移位寄存器模组。[0101]具体的，所述移位寄存器单元可以包括：[0102]上拉节点控制模块，分别与输入端、复位端、上拉节点和下拉节点连接，用于在所述输入端、所述复位端和所述下拉节点的控制下控制所述上拉节点的电位；[0103]下拉节点控制模块，分别与高电平输入端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；[0104]存储电容模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输入端连接；以及，[0105]输出模块，分别与所述上拉节点、所述下拉节点、一时钟信号输入端、低电平输入端和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与该时钟信号输入端连接，并在所述下拉节点的控制下控制所述栅极驱动信号输出端是否与所述低电平输入端连接。[0106]在实际操作时，所述时钟信号输入端与一时钟信号线连接。[0107]具体的，所述输出模块可以包括：[0108]第一输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接;以及，[0109]第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。[0110]具体的，所述上拉节点控制模块可以包括：[0111]输入晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；[0112]复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与低电平输入端连接;以及，[0113]上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。[0114]具体的，所述下拉节点控制模块可以包括：[0115]第一控制晶体管，栅极和第一极都与所述高电平输入端连接，第二极与下拉控制节点连接；[0116]第二控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接；[0117]第三控制晶体管，栅极与所述下拉控制节点连接，第一极与所述高电平输入端连接，第二极与所述下拉节点连接;以及，[0118]第四控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；[0119]所述存储电容模块包括:存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。[0120]如图7所示，本发明所述的栅极驱动电路包括的一移位寄存器单元的具体实施例包括上拉节点控制模块、下拉节点控制模块、存储电容模块以及输出模块；[0121]所述输出模块包括：[0122]第一输出晶体管M3,栅极与上拉节点PU连接，漏极与时钟信号输入端CLK连接，第二极与栅极驱动信号输出端Output连接;以及，[0123]第二输出晶体管Mil，栅极与下拉节点ro连接，漏极与所述栅极驱动信号输出端Output连接，源极与输入低电平VGL的低电平输入端连接；[0124]所述上拉节点控制模块包括：[0125]输入晶体管Ml，栅极和漏极都与输入端INPUT连接，源极与所述上拉节点PU连接；[0126]复位晶体管M2，栅极与复位端RESET连接，漏极与所述上拉下点PU连接，源极与細入低电平VGL的低电平输入端连接；以及，[0127]上拉节点控制晶体管M10,栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与所述输入低电平VGL的低电平输入端连接。[0128]所述下拉节点控制模块包括：^[0129]第一控制晶体管M9，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与下拉控制节点rocN连接；[0130]第二控制晶体管M8,栅极与所述上拉节点PU连接，漏极与所述下拉控制节点PDCN连接，源极与所述输入低电平VGL的低电平输入端连接；_[0131]第三控制晶体管M5,栅极与所述下拉控制节点PDCN连接，漏极与所述输入高电平VGH的高电平输入端连接，源极与所述下拉节点PD连接;以及，[0132]第四控制晶体管M6，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与所述输入低电平VGL的低电平输入端连接；[0133]所述存储电容模块包括:存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端Output连接。[0134]本发明实施例所述的栅极驱动电路的驱动方法应用与上述的栅极驱动电路，本发明实施例所述的栅极驱动电路的驱动方法包括：[0135]每一帧画面显示时间包括依次设置的N个显示时间段，N为大于1的整数;第n显示时间段与第n组时钟信号线对应，第n组时钟信号线与第n个栅极驱动单元对应连接，n为小于或等于N的正整数;所述驱动方法包括:在第n显示时间段，第n组时钟信号线包括的2a条时钟信号线分别输入相应的时钟信号，其他组时钟信号线包括的时钟信号线输入低电平，第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号;a等于1或偶数。[0136]具体的，当一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元，第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接时，所述第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号步骤包括：[0137]第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0138]在具体实施时，在第n显示阶段，第n组时钟信号线包括的2a条时钟信号线输入的时钟信号的周期为[第!!组时钟信号线包括的2a条时钟信号线输入的时钟信号的占空比大于等于0.4而小于等于0.5;第n组时钟信号线包括的第b条时钟信号线输入的时钟信号比第n组时钟信号线包括的第b-1条时钟信号线输入的时钟信号延迟T2a;b为大于1的正整数，并b小于或等于2a。以使得第n组时钟信号线中的后一条时钟信号线比该n组时钟信号线中的前一条时钟信号线延迟Th，则与该第n组时钟信号线中的各条时钟信号线连接的各级移位寄存器单元依次打开。[0139]在实际操作时，为了防止相邻级移位寄存器单元同时输出高电平，可以将时钟信号的占空比设置为略小于0.5。[0M0]根据一种具体实施方式，当a等于1;N等于2,所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线;所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线时，所述第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号步骤包括：[0141]第一栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第一时钟信号线输入的时钟信号输出相应的栅极驱动信号；[0142]第一栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第二时钟号线输入的时钟信号输出相应的栅极驱动信号；[0143]第二栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第三时钟信号线输入的时钟信号输出相应的栅极驱动信号；[0144]第二栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第四时钟信号线输入的时钟信号输出相应的栅极驱动信号。[0145]本发明实施例所述的显示装置包括上述的栅极驱动电路。[0146]具体的，本发明实施例所述的显示装置还可以包括时钟信号控制单元;所述时钟信号控制单元分别与所述N组时钟信号线连接，用于控制输入至所述时钟信号线的时钟信号。[0147]具体的，本发明实施例所述的显示装置还可以包括驱动集成电路;所述时钟信号控制单元设置于所述驱动集成电路上。[0148]本发明实施例所提供的显亦装置可以为手机、平板电脑、电视机、显不器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。[0149]以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

权利要求：1.一种栅极驱动电路，其特征在于，包括N个栅极驱动单元和N组时钟信号线;第n栅极驱动单元与第n组时钟信号线对应连接;N为大于1的整数;n为小于或等于N的正整数；一组时钟信号线包括2a条时钟信号线;a等于1或a为偶数；一个所述栅极驱动单元包括至少一个移位寄存器模组；第n栅极驱动单元包括的移位寄存器模组与第n组时钟信号线连接。2.如权利要求1所述的栅极驱动电路，其特征在于，一个所述移位寄存器模组包括2个依次级联的移位寄存器单元；第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接。_3.如权利要求1所述的栅极驱动电路，其特征在于，一所述移位寄存器单元用于根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。4.如权利要求1至3中任一权利要求所述的栅极驱动电路，其特征在于，a等于等于2；所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线；所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线；_所述第一栅极驱动单元包括至少一个移位寄存器模组;所述第二栅极驱动单元包括至少一个移位寄存器模组;一所述移位寄存器模组包括第一移位寄存器单元和第二移位寄存器单元；所述第一栅极驱动单元中的一个移位寄存器模组包括的第一移位寄存器单元与所述第一时钟信号线连接;所述第一栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第二时钟信号线连接；_所述第二栅极驱动单元中的一个移位寄存器单元包括的第一移位寄存器单元与所述第三时钟信号线连接，所述第二栅极驱动单元中的一个移位寄存器模组包括的第二移位寄存器单元与所述第四时钟信号线连接。5.如权利要求1至3中任一权利要求所述的栅极驱动电路，其特征在于，所述移位寄存器单元包括：上拉节点控制模块，分别与输入端、复位端、上拉节点和下拉节点连接，用于在所述输入端、所述复位端和所述下拉节点的控制下控制所述上拉节点的电位；下拉节点控制模块，分别与高电平输入端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；存储电容模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输入端连接；以及，输出模块，分别与所述上拉节点、所述下拉节点、一时钟信号输入端、低电平输入端和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与该时钟信号输入端连接，并在所述下拉节点的控制下控制所述栅极驱动信号输出端是否与所述低电平输入端连接。6.如权利要求5所述的栅极驱动电路，其特征在于，所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接;以及，第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。7.如权利要求6所述的栅极驱动电路，其特征在于，所述上拉节点控制模块包括：输入晶体管,栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与低电平输入端连接；以及，上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。8.如权利要求7所述的栅极驱动电路，其特征在于，所述下拉节点控制模块包括：第一控制晶体管，栅极和第一极都与所述高电平输入端连接，第二极与下拉控制节点连接；第二控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接；第三控制晶体管，栅极与所述下拉控制节点连接，第一极与所述高电平输入端连接，第二极与所述下拉节点连接;以及，第四控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；所述存储电容模块包括:存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。9.一种如权利要求1至8任一项所述的栅极驱动电路的驱动方法，其特征在于，包括:每一中贞画面显示时间包括依次设置的N个显示时间段，N为大于1的整数;第n显示时间段与第n组时钟信号线对应，第n组时钟信号线与第n个栅极驱动单元对应连接，n为小于或等于N的正整数;所述驱动方法包括:在第n显示时间段，第n组时钟信号线包括的2a条时钟信号线分别输入相应的时钟信号，其他组时钟信号线包括的时钟信号线输入低电平，第n栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号；a等于1或偶数。10.如权利要求9所述的栅极驱动电路的驱动方法，其特征在于，当一个所述移位寄存器模组包括2a个依次级联的移位寄存器单元，第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元与第n组时钟信号线包括的一条时钟信号线对应连接时，所述第!!栅极驱动单元包括的移位寄存器模组根据所述第n组时钟信号线包括的2a条时钟信号线分别输入的时钟信号输出栅极驱动信号步骤包括：第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号。11.如权利要求9或10所述的栅极驱动电路的驱动方法，其特征在于，在第n显示阶段，第n组时钟信号线包括的如条时钟信号线输入的时钟信号的周期为T，第以且时钟信号线包括的2a条时钟信号线输入的时钟信号的占空比大于等于〇.4而小于等于〇.5;第n组时钟信号线包括的第b条时钟信号线输入的时钟信号比第n组时钟信号线包括的第卜丨条时钟信号线細人的时钟伯号延迟T2a;b为大于1的正整数，并b小于或等于2a。12.如权利要求1〇所述的栅极驱动电路的驱动方法，其特征在于，当a等于丨;N等于2，所述栅极驱动电路包括第一栅极驱动单元、第二栅极驱动单元、第一组时钟信号线和第二组时钟信号线;所述第一组时钟信号线包括第一时钟信号线和第二时钟信号线;所述第二组时钟信号线包括第三时钟信号线和第四时钟信号线时，所述第n栅极驱动单元中的移位寄存器模组包括的一个移位寄存器单元根据与其连接的时钟信号线输入的时钟信号输出相应的栅极驱动信号步骤包括：第一栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第一时钟信号线输入的时钟信号输出相应的栅极驱动信号；第一栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第二时钟信号线输入的时钟信号输出相应的栅极驱动信号；第二栅极驱动单元中的移位寄存器模组包括的第一移位寄存器单元根据第三时钟信号线输入的时钟信号输出相应的栅极驱动信号；第二栅极驱动单元中的移位寄存器模组包括的第二移位寄存器单元根据第四时钟信号线输入的时钟信号输出相应的栅极驱动信号。13.—种显示装置，其特征在于，包括如权利要求1至8中任一权利要求所述的栅极驱动电路。_14.如权利要求13所述的显示装置，其特征在于，还包括时钟信号控制单元;所述时钟信号控制单元分别与所述N组时钟信号线连接，用于控制输入至所述时钟信号线的信号1^15.如权利要求14所述的显示装置，其特征在于，还包括驱动集成电路;所述时钟信号控制单元设置于所述驱动集成电路上。

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