申请/专利权人：台湾积体电路制造股份有限公司

申请日：2017-09-29

公开（公告）日：2020-07-17

公开（公告）号：CN108122772B

主分类号：H01L21/336(20060101)

分类号：H01L21/336(20060101);H01L29/786(20060101)

优先权：["20161129 US 62/427,705","20170523 US 15/602,807"]

专利状态码：有效-授权

法律状态：2020.07.17#授权;2018.06.29#实质审查的生效;2018.06.05#公开

摘要：在形成FinFET的方法中，在FinFET结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层。使第一牺牲层凹进，使得在隔离绝缘层上形成第一牺牲层的剩余层并且暴露源极漏极结构的上部。在剩余层和暴露的源极漏极结构上形成第二牺牲层。图案化第二牺牲层和剩余层，从而形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在源极漏极结构上方形成接触开口。在接触开口中形成导电层。本发明实施例涉及制造半导体器件的方法和半导体器件。

主权项：1.一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层；使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述源极漏极结构的上部暴露；在所述剩余层和暴露的源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而形成开口；在所述开口中形成介电层；在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述源极漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。

全文数据：制造半导体器件的方法和半导体器件技术领域[0001]本发明实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管FinFET的半导体器件的方法和半导体器件。背景技术[0002]随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管FinFET的三维设计的发展和具有高k介电常数材料的金属栅极结构的使用。通常通过使用栅极置换技术制造金属栅极结构，并且通过使用外延生长方法形成源极和漏极。发明内容[0003]根据本发明的一些实施例，提供了一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括:在鳍式场效应晶体管结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层;使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述源极漏极结构的上部暴露;在所述剩余层和暴露的源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而形成开口；在所述开口中形成介电层;在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述源极漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。[0004]根据本发明的另一些实施例，还提供了一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括:在第一鳍式场效应晶体管结构的第一源极漏极结构、第二鳍式场效应晶体管结构的第二源极漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极漏极结构设置为邻近所述第二源极漏极结构;使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述第一源极漏极结构和所述第二源极漏极结构的上部暴露;在所述剩余层以及暴露的第一源极漏极结构和暴露的第二源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而在所述第一源极漏极结构和所述第二源极漏极结构之间形成开口；在所述开口中形成介电层;在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述第一源极漏极结构上方形成第一接触开口并且在所述第二源极漏极结构上方形成第二接触开口；以及在所述第一接触开口中形成第一导电层并且在所述第二接触开口中形成第二导电层。[0005]根据本发明的又一些实施例，还提供了一种包括鳍式场效应晶体管FinFET的半导体器件，包括:第一鳍式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极漏极结构以及与所述第一源极漏极结构接触的第一源极漏极接触件;第二鳍式场效应晶体管，设置为邻近所述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构、第二源极漏极结构以及与所述第二源极漏极结构接触的第二源极漏极接触件；以及介电层，将所述第一源极漏极结构和所述第二源极漏极结构分隔开，其中，所述介电层由硅基绝缘材料制成，并且在所述介电层与所述第一源极漏极接触件和所述第二源极漏极接触件中的一个之间的界面处或附近包含Ge。附图说明[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。[0007]图1A至图1c示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0008]图2A至图2C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的—个。[0009]图3A至图3C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0010]图4A至图4C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0011]图5A至图5C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的—个。[0012]图6A至图6C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0013]图7A至图7C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0014]图8A至图8C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0015]图9A至图9C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0016]图10A至图10C示出了根据本发明的实施例的半导体器件制造工艺中的各个阶段的一个。[0017]图11A至图11C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0018]图12A至图12C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0019]图13A至图13C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0020]图14A至图14C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0021]图15A至图15C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0022]图16A至图16C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0023]图17A至图17C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0024]图18A至图18C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0025]图19A至图19C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0026]图20A至图20C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0027]图21A至图21C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个阶段的一个。[0028]图22A和图22B示出了根据本发明的一些实施例的半导体器件的视图。[0029]图23A和图23B示出了根据本发明的一些实施例的半导体器件的视图。[0030]图24A至图24C示出了根据本发明的一些实施例的半导体器件的视图。[0031]图25A至图25C示出了根据本发明的一些实施例的半导体器件的视图。具体实施方式[0032]应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同比例任意地绘制。在随后的附图中，为了简化，可以省略一些层部件。[0033]此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个或另一些原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。此外，在随后的制造工艺中，在描述的操作中之间可以存在一个或多个额外的操作，并且操作的顺序可以改变。[0034]公开的实施例涉及形成用于鳍式场效应晶体管FinFET的源极漏极SD结构的方法、图案化用于SD结构上方的接触件的开口的方法。诸如本文公开的那些实施例通常不仅适用于FinFET，而且也适用于双栅极晶体管、环绕栅极晶体管、欧米茄-栅极晶体管或全环栅晶体管、二维FET和或纳米线晶体管或使用源极漏极外延生长工艺的任何合适的器件。[0035]图1A至图10C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图1A至图9C中，“A”图（例如，图1A、图2A等示出了立体图，“B”图（例如，图1B、图2B等示出了沿着对应于图1A中示出的线Y1-Y1的Y方向的截面图，并且“C”图（例如，图1C、图2C等示出了沿着对应于图1A中示出的线XI-XI的X方向的截面图。应该理解，可以在图1A至图10C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作工艺的顺序可以互换。[0036]首先参照图1A至图1C，图1A至图1C示出了实施形成FinFET结构的各个制造操作之后的结构。如图1A至图1C所示，源极漏极SD结构120和121以及金属栅极130与栅极介电层131—起形成在衬底101上方。在一些实施例中，SD结构120用于p沟道FET并且SD结构121用于n沟道FET即，不同的导电类型）。在其他实施例中，SD结构120、121均用于p沟道FET或用于n沟道FET即，相同的导电类型）。可以通过以下制造操作形成这种结构。[0037]在图1A至图1C中，示出了具有一个或多个鳍结构的衬底101，其中，示出了两个鳍结构102。应该理解，为了说明的目的，示出了两个鳍结构，但是其他实施例可以包括任何数量的鳍结构。在一些实施例中，一个或多个伪鳍结构形成为邻近于用于有源FinFET的鳍结构。鳍结构102在X方向上延伸并且从衬底在Z方向上突出，而栅极130在Y方向上延伸。[0038]衬底101可以包括依赖于设计需求例如，p型衬底或n型衬底的各个掺杂区域。在一些实施例中，掺杂区域可以掺杂有P型或n型掺杂剂。例如，掺杂区域可以掺杂有诸如硼或BF2的p型掺杂剂;诸如磷或砷的n型掺杂剂;和或它们的组合。掺杂区域可以配置为用于n型FinFET或可以可选地配置为用于p型FinFET。[0039]在一些实施例中，衬底101可以由合适的元素半导体，诸如硅、金刚石或锗;合适的合金或化合物半导体，诸如IV族化合物半导体（硅锗（SiGe、碳化硅（SiC、碳化硅锗SiGeC、GeSn、SiSn、SiGeSn、III-V族化合物半导体例如，砷化镓、砷化镓铟GalnAs、砷化铟、磷化铟、锑化铟、磷砷化镓或磷化镓铟等制成。此外，衬底101可以包括外延层（epi层），该外延层可以是应变的以用于性能增强，和或该衬底101可以包括绝缘体上硅SOI结构。[0040]可以使用例如图案化工艺形成沟槽来形成鳍结构102,从而使得在邻近的鳍结构102之间形成沟槽。如下面更细的讨论，鳍结构102将用于形成FinFET。[0041]诸如浅沟槽隔离STI105的隔离区域设置在衬底101上方的沟槽中。在一些实施例中，在形成隔离绝缘层105之前，在衬底101上方和在鳍结构102的底部103的侧壁上方形成一个或多个衬垫层。在一些实施例中，衬垫层包括在衬底101上和鳍结构102的底部103的侧壁上形成的第一鳍衬垫层106,以及在第一鳍衬垫层106上形成的第二鳍衬垫层108。在一些实施例中，衬垫层的每个均具有介于约lnm和约20nm之间的厚度。[0042]在一些实施例中，第一鳍衬垫层l〇e包括氧化硅并且具有介于约〇.5nm和约5nm之间的厚度，并且第二鳍衬垫层1〇8包括氮化硅并且具有介于约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积PVD、化学汽相沉积CVD或原子层沉积ALD的一种或多种工艺来沉积衬垫层，但是可以利用任何可接受的工艺。[0043]隔离绝缘层105可以由合适的介电材料制成，介电材料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃FSG、低k电介质诸如碳掺杂的氧化物）、极低k电介质诸如多孔碳掺杂的二氧化娃）、聚合物诸如聚酰亚胺）、它们的组合等。在一些实施例中，通过诸如CVD、可流动CVDFCVD或旋涂玻璃工艺形成隔离绝缘层1〇5,但是可以利用任何可接受的工艺。随后，使用例如蚀刻工艺、化学机械抛光CMP等去除在鳍结构1〇2的顶面上方延伸的隔离绝缘层105的部分以及位于鳍结构102的顶面上方的衬垫层的部分。[0044]在一些实施例中，如图1A至图1C所示，使隔离绝缘层105和衬垫层凹进以暴露鳍结构102的上部104。在一些实施例中，使用单个蚀刻工艺或多个蚀刻工艺使隔离绝缘层105和衬垫层凹进。在隔离绝缘层105由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洗工艺。例如，化学蚀刻可以采用诸如稀释的氢氟dHF酸的含氟化学物。在一些实施例中，在鳍形成工艺之后，鳍高度Hit为约30nm或更高，诸如约50nm或更高。在一个实施例中，鳍高度介于约40nm和约80mn之间。应该理解，鳍高度可以通过随后的处理修改。可以使用其他材料、工艺和尺寸。[0045]在形成鳍结构102之后，在暴露的鳍结构102上方形成包括伪栅极介电层和伪栅电极的伪栅极结构。伪栅极介电层和伪栅电极将随后用于限定并且形成源极漏极区域。在一些实施例中，通过沉积并且图案化在暴露的鳍结构102上方形成的伪介电层和位于伪介电层上方的伪电极层来形成伪栅极介电层和伪栅电极。可以通过热氧化、CVD、派射或用于形成伪介电层的本领域中己知和使用的任何其他方法来形成伪介电层。在一些实施例中，伪介电层可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、SiCN、SiON和SiN、低k电介质诸如碳掺杂的氧化物）、极低k电介质诸如多孔碳掺杂的二氧化桂）、聚合物诸如聚酰亚胺等或它们的组合。在一个实施例中，使用Si02。[0046]随后，在伪介电层上方形成伪电极层。在一些实施例中，伪电极层是导电材料并且可以选自包括非晶娃、多晶桂、非晶错、多晶错、非晶桂-错、多晶娃-错、金属氮化物、金属石圭化物、金属氧化物和金属的组。可以通过PVD、CVD、溅射沉积或用于沉积导电材料的本领域中已知和使用的其他技术来沉积伪电极层。可以使用导电和非导电的其他材料。在一个实施例中，使用多晶Si。[0047]可以在伪电极层上方形成掩模图案以帮助图案化。该掩模图案可以由Si02、SiCN、SiON、Al2〇3、SiN或其他合适的材料的一层或多层制成。通过使用掩模图案作为蚀刻掩模，将伪电极层图案化成伪栅电极。在一些实施例中，也图案化伪介电层以限定伪栅极介电层。[0048]随后，沿着伪栅极结构的侧壁形成侧壁间隔件134。可以通过沉积和各向异性蚀刻沉积在伪栅极结构、鳍结构102和隔离绝缘层105上方的绝缘层来形成侧壁间隔件134。在一些实施例中，侧壁间隔件1M由氮化硅形成，并且可以具有单层结构。在可选实施例中，侧壁间隔件134可以具有包括多个层的复合结构。例如，侧壁间隔件134可以包括氧化硅层和位于氧化硅层上方的氮化硅层。也可以使用诸如它们的组合的其他材料。在一些实施例中，侧壁间隔件1M的厚度在从约5nm至约40nm的范围内。[0049]在形成伪栅极结构和侧壁间隔件之后，沿着伪栅极结构的相对侧在鰭结构1〇2的暴露部分104上形成源极漏极SD结构120和m。可以在暴露的鳍结构1〇4的侧面和顶面上外延形成SD结构120和121。在一些实施例中，可以使鳍结构104凹进并且在凹进的鳍的暴露的部分上外延形成SD结构。源极漏极区域中外延生长材料的使用允许源极漏极区域对FinFET的沟道施加应力。当SD结构120和121用于不同导电类型的FET时，在形成SD结构120时，用于SD结构121的鳍结构由例如SiN制成的保护层覆盖，并且之后形成sD结构121，同时形成的SD结构120由保护层覆盖。[0050]对于n型FinFET和p型FinFET，用于SD结构120和121的材料可以是变化的，从而使得一种类型的材料用于n型FinFET以对沟道区域施加拉伸应力，并且另一类型的材料用于p型FinFET以施加压缩应力。例如，SiP或SiC可以用于形成n型FinFET，并且SiGe或Ge可以用于形成P型FinFET。可以使用其他材料。在一些实施例中，SD结构120和或121包括具有不同组成和或不同掺杂剂浓度的两个或多个外延层。[0051]SD结构120和或121可以通过注入工艺以注入适当的掺杂剂或随着材料的生长原位掺杂来掺杂。例如，对于沟道可以是Si或Sh-xGex的p沟道FET，掺杂的外延膜可以是硼掺杂的Sh-yGey，其中，y等于或大于x以诱导沟道中的纵向压缩应变以用于空穴迀移率增强。对于沟道可以是Si的n沟道FET，掺杂的外延膜可以是例如磷掺杂的硅Si:P或磷掺杂的硅碳SihC^P。在沟道是诸如InmGai-mAS的化合物半导体的情况下，掺杂的外延膜可以是例如InnGai-nAs，其中，n小于或等于m。[0052]如图1A和图1B所示，在一些实施例中，SD结构120和或121在Y方向上的截面具有基本六边形形状，并且在其他实施例中，SD结构120和或121的截面具有菱形形状、柱形形状或条形形状。在一些实施例中，SD结构在Y方向上的宽度Wsd在从约25nm至约100nm的范围内。[0053]在形成SD结构120和以1之后，用作衬垫层或接触蚀刻停止层CESL的第一绝缘层I22沉积为覆盖SD结构1加和121并且位于伪栅极结构的侧壁间隔件134上。第一绝缘层122用作随后形成的介电材料的图案化期间的蚀刻停止件。在一些实施例中，第一绝缘层I22包括Si02、SiCN、SiON、SiN和其他合适的介电材料。在一个实施例中，使用SiN。第一绝缘层122可以由包括上述材料的组合的多个层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第一绝缘层122,但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。在一些实施例中，第一绝缘层122具有介于约〇.5nm和约lOnm之间的厚度。在其他实施例中，可以使用其他厚度。[0054]在形成第一绝缘层122之后，在第一绝缘层122上方形成第一牺牲层115。在一些实施例中，第一牺牲层包括诸如Si02、SiCN、Si0N、Si0C、Si0H、SiN的硅基介电材料或其他合适的介电材料的一层或多层。在一些实施例中，通过诸如〇^、？丫〇^〇、？^〇或旋涂玻璃工艺的膜形成工艺来形成第一牺牲层115,但是可以利用任何可接受的工艺。随后，使用例如蚀刻工乙、CMP等去卩示第一绝缘层122的部分以暴露伪棚•电极的上表面。[0055]随后，去除伪栅电极和伪栅极介电层。去除工艺可以包括一种或多种蚀刻工艺。例如，在一些实施例中，去除工艺包括使用千蚀刻或者湿蚀刻的选择性蚀刻。当使用干蚀刻时，工艺气体可以包括0?4、：购、购、5「6』1'2、冊1'、：12或它们的组合。可以可选地使用诸如N2、〇2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液蚀刻剂可以包括nh4OH:H2〇2:H2〇APM、NH2〇H、KOH、HN〇3:NH4F:H2〇等。可以使用诸如稀释的HF酸的湿蚀刻工艺去除伪栅极介电层。可以使用其他工艺和材料。[0056]在去除伪栅极结构之后，在鳍结构104的沟道区域上方形成栅极介电层131。在一些实施例中，栅极介电层131包括一个或多个高k介电层例如，具有大于3.9的介电常数）。例如，一个或多个栅极介电层可以包括Hf、Al、Zr的金属氧化物或Hf、Al、Zr的硅酸盐、它们的组合和它们的多层的一层或多层。其他合适的材料包括La、Mg、Ba、Ti、Pb、Zr的金属氧化物形式、金属合金氧化物形式和它们的组合形式。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTix〇y、PbZrxTiyOz、SiCN、SiON、SiN、Al2〇3、La2〇3、Ta2〇3、Y2〇3、Hf〇2、Zr〇2、HfSiON、YGexOy、YSixOy和LaA103等。栅极介电层131的形成方法包括分子束沉积MBD、ALD、PVD等。在一些头施例中，概极介电层131具有约0.5nm至约5nm的厚度。在一些实施例中，也在侧壁间隔件134的侧边上形成栅极介电层131。[0057]在一些实施例中，在形成栅极介电层131之前，在沟道区域104上方形成界面层未示出），并且在界面层上方形成栅极介电层131。界面层有助于缓冲随后形成的高k介电层与下面的半导体材料。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅J列如，可以使用去离子水+臭氧DI〇3、NH40H+H202+H20APM或其他方法形成化学氧化硅。其他实施例利用用于界面层的不同材料或工艺。在实施例中，界面层具有约0.2nm至约lnm的厚度。[0058]在形成栅极介电层131之后，在栅极介电层131上方形成栅电极130。栅电极130可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、P0PZi^9组的金属。在一些实施例中，栅电极130包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如以-八1、汕1、1?11-21'、？1：-11、：〇-則和附-了的金属合金和或可以使用诸如化队、^1、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，栅电极130具有在约5nm至约10nm的范围内的厚度。可以使用诸如六0、^、?¥0、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸如CMP的平坦化工艺以去除过量的材料。[0059]在本发明的特定实施例中，栅电极130包括设置在栅极介电层131上的一个或多个功函调整层（未示出）。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n沟道且对于P沟道?1沾£1'，11々1：^1、1141、1队1々1：、了1队11：和：〇的一种或多种用作功函调整层。[0060]之后，使栅电极130、栅极介电层131和功函调整层凹进，并且在凹进的栅电极130上形成栅极覆盖层132。在一些实施例中，当栅电极130主要由W制成时，可以在24°C至150°C的温度范围以及在低于1托的压力下，使用例如使用Cl202BCl3的干蚀刻工艺使栅电极凹进。[0061]在使栅电极130凹进之后，在凹槽中形成栅极覆盖层132以在随后的工艺期间保护栅电极130。在一些实施例中，栅极覆盖层I32包括31〇2、310队51^、311六12〇3、1^2〇3、31队它们的组合等，但是可以使用其他合适的介电膜。可以使用例如CVD、PVD、旋涂等形成栅极覆盖层132。可以使用其他合适的工艺步骤。可以实施诸如CMP的平坦化工艺以去除过量的材料。[0062]图2A至图2C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0063]如图2A至图2C所示，从SD结构120和121的两侧区域至少部分地去除第一牺牲层115,以形成开口116。在一些实施例中，去除全部的第一牺牲层II5。可以通过诸如干蚀刻和或湿蚀刻的合适的蚀刻操作去除第一牺牲层115。蚀刻操作基本停止在第一绝缘层122处。在一些实施例中，第一绝缘层122具有介于约〇_5nm和约10nm之间的厚度。[0064]图3A至图3C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0065]在形成开口116之后，在开口116中形成第二牺牲层140。第二牺牲层140由相对于第一绝缘层122和或隔离绝缘层105的材料具有更高例如，5或更多蚀刻选择性的材料制成。在一些实施例中，第二牺牲层140由可以是晶体、多晶或非晶并且可以是掺杂或非掺杂的诸如Si、SiGe、SiC、Ge、SiGeC和GeSn的IV族元素或化合物材料的一层或多层制成。在其他实施例中，第二牺牲层140由3丨0：、31：、31^、310队31^队31~和或31〇2的一种或多种硅基介电层制成。可以使用诸如氧化铝、碳氧化铝和氮氧化铝的铝基介电材料。也可以使用S0C旋涂碳）。在特定实施例中，第二牺牲层140由包括，但不限于，GaAs、GaN、InGaAs、InAs、111卩、11^13、11^381、4以和或八163^^的111-¥族化合物半导体的一层或多层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第二牺牲层140,但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。在一个实施例中，非晶或多晶Si用作第二牺牲层140。在其他实施例中，非晶或多晶Sii-xGe〆其中，x等于或小于0.4用作第二牺牲层140。[0066]可以实施诸如回蚀刻工艺或CMP的平坦化操作以平坦化第二牺牲层140的上表面。通过平坦化操作，暴露栅极覆盖层132的上表面。在一些实施例中，在平坦化操作之后，从第一绝缘层122的表面测量的第二牺牲层的高度Ht酿在从约lOOnm至约350nm的范围内。[0067]图4A至图4C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0068]通过使用湿蚀刻和或干蚀刻使第二牺牲层140凹进，使得第二牺牲层的薄层141保留在第一绝缘层122在隔离绝缘层105上形成上。在一些实施例中，减薄的第二牺牲层141的厚度在从约lnm至约20nm的范围内。通过这种凹进操作，基本暴露覆盖SD结构120和121的第一绝缘层122的部分。[0069]图5A至图5C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0070]在使第二牺牲层140凹进之后，形成第三牺牲层160。第三牺牲层160由相对于第一绝缘层122和或隔离绝缘层105的材料具有更高例如，5或更多蚀刻选择性的材料制成。在一些实施例中，第三牺牲层160由与第一牺牲层和第二牺牲层的不同的材料制成。在一些实施例中，第三牺牲层160由可以是晶体、多晶或非晶并且可以是掺杂或非掺杂的诸如Si、SiGe、SiC、Ge、SiGeC和GeSn的IV族材料的一层或多层制成。在其他实施例中，第三牺牲层160由310：、31：、310队51^31^队31~和或3102的一种或多种硅基介电层制成。可以使用诸如氧化铝、碳氧化铝和氮氧化铝的铝基介电材料。也可以使用S0C旋涂碳）。在特定实施例中，第三牺牲层160由包括，但不限于，GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN和或AlGaN的III-V族化合物半导体的一层或多层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第三牺牲层160,但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。可以实施诸如回蚀刻工艺或CMP的平坦化操作以平坦化第三牺牲层160的上表面。通过平坦化操作，暴露栅极覆盖层132的上表面。在一个实施例中，非晶或多晶Ge用作第三牺牲层160。在其他实施例中，Sib-yGe〆其中，y等于或大于0.6用作第三牺牲层160。[0071]在一个实施例中，非晶或多晶Ge用作第三牺牲层16KGeSiN蚀刻选择性比Si02SiN的蚀刻选择性大10倍以上。例如，GeSiN蚀刻选择性为约100湿蚀刻），而Si02SiN蚀刻选择性为约3至4。因此，去除Ge第三牺牲层而不会引起对其他层的损坏是可能的。[0072]当第二牺牲层140由Si制成时，Ge第三牺牲层160可以自减薄的第二牺牲层141选择性地形成在减薄的第二牺牲层141上。在特定实施例中，第二牺牲层I40由非晶Ge或多晶Ge制成并且第三牺牲层160由非晶Si或多晶Si制成。[0073]在特定实施例中，代替凹进（回蚀刻）第二牺牲层140以形成减薄的第二牺牲层141，通过使用CVD或ALD或其他合适的膜形成方法在第一绝缘层122上直接形成非晶或多晶Si的薄层约lrnn至约20nm。之后，在薄第二牺牲层上形成第三牺牲层丨6〇例如，非晶或多晶Ge〇[0074]图6A至图6C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0075]在形成第三牺牲层160之后，在第三牺牲层160上方形成掩模图案，并且通过使用掩模图案作为蚀刻掩模，图案化第三牺牲层160、减薄的第二牺牲层141和第一绝缘层122，从而在SD结构120和121之间形成开口162。图6A至图6C示出了去除掩模层之后的结构。[0076]可以通过使用光蚀刻操作图案化合适的掩模材料的层来形成掩模图案。蚀刻操作可以包括使用不同等离子体气体的多个蚀刻工艺。在一些实施例中，掩模图案在第三牺牲层160和栅极覆盖层132上方的X方向上延伸。掩模图案由诸如Si〇2、SiN和或SiON和或TiN的介电材料的一层或多层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积用于掩模图案的材料，但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。[0077]当Ge基材料例如，Ge或SiGe用作第三牺牲层160时，可以通过使用例如包括碳氟化合物的气体或包括卤素的气体的等离子体干蚀刻来实施蚀刻。在蚀刻期间，可以在介于20°C至约200°C之间的温度下加热衬底。当Si基材料例如，多晶Si或非晶Si用作第二牺牲层140时，可以通过使用例如包括HBr的气体或包括Cl2或SF6的气体的等离子体干蚀刻来实施蚀刻。当S0C旋涂碳用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或包括S02和〇2的气体的等离子体干蚀刻来实施蚀刻。当通过FCVD形成的氧化Si基材料用作第二牺牲层和或第三牺牲层时，可以通过使用例如包括碳氟化合物和或氟的气体的等离子体干蚀刻来实施蚀刻。在一些实施例中，第一绝缘层122没有被完全蚀刻并且保留在隔离绝缘层105上。[0078]在一些实施例中，在Y方向上的开口宽度Wsp在从约5nm至约40nm的范围内，并且在其他实施例中，在从约l〇nm至约40nm的范围内。宽度Wsp可以是依赖于半导体器件的设计规则和或类型的其他值。[0079]应该注意，如图6A和图6C所示，在第三牺牲层160、减薄的第二牺牲层141的图案化期间基本没有蚀刻栅极覆盖层132。换句话说，用于栅极覆盖层132的材料相对于第二牺牲层和第三牺牲层具有高的蚀刻选择性例如，5或更多）。[0080]图7A至图7C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0081]随后，在图案化的第三牺牲层和图案化的第二牺牲层以及第一绝缘层上方形成第二绝缘层146。如图7A和图冗所示，第二绝缘层146也形成在侧壁间隔件134和栅极覆盖层132上。[0082]在一些实施例中，第二绝缘层146包括Si02、SiCN、Si0N、SiCN、Si0CN和SiN，但是可以使用其他合适的介电材料。在一个实施例中，使用诸如SiN的氮化硅基材料。第二绝缘层146可以由包括上述材料的组合的多个层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第二绝缘层146，但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。在一些实施例中，第二绝缘层146具有介于约lnm和约10nm之间的厚度。在其他实施例中，使用其他厚度。[0083]图8A至图8C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0084]在形成第二绝缘层146之后，第一层间介电（ILD层145形成为填充开口162并且位于第三牺牲层160上方。[0085]ILD层145可以包括单层或多层。在一些实施例中，ILD层145包括Si02、SiCN、Si0C、SiON、SiOCN、SiN或低k材料，但是可以使用其他合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成ILD层145。可以实施诸如CMP工艺的平坦化工艺以去除过量的材料。在一些实施例中，通过平坦化工艺，暴露第三牺牲层160和覆盖绝缘层132的上表面。[0086]图9A至图9C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0087]随后，去除第三牺牲层160,从而形成接触开口148和149以暴露由第一绝缘层122覆盖的SD结构120、121。去除第三牺牲层160的蚀刻操作可以是各向同性或各向异性的。此外，去除第一绝缘层122,从而暴露SD结构120、121。[0088]当Ge基材料例如，Ge或SiGe用作第三牺牲层160时，可以通过使用例如臭氧的等离子体干蚀刻或使用含NH40H和H2〇2的溶液或者含HC1和H2〇2的溶液的湿蚀刻来实施蚀刻。可以使用合适的蚀刻操作去除剩余的第一绝缘层122。[0089]当Si基材料例如，多晶Si或非晶Si用作第二牺牲层140时，可以通过使用包括Cl2和NF3的气体或包括F2的气体的等离子体干蚀刻或使用NH40H和或四甲基氢氧化铵TMAH的湿蚀刻来实施蚀刻。当S0C旋涂碳）用作第二牺牲层140时，可以使用例如包括N2和H2的气体或包括S02和〇2的气体的等离子体干蚀刻来实施蚀刻。当通过FCVD形成的氧化Si基材料用作第二牺牲层和或第三牺牲层时，可以通过使用例如HF或缓冲的HFBHF来实施蚀刻。[0090]在一些实施例中，开口148、149沿着Y方向的宽度Wch在从约l〇nm至约100nm的范围内。[0091]图10A至图10C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0092]在去除第二牺牲层和第三牺牲层和去除形成在SD结构120、121上的第一绝缘层122之后，在接触开口148、149中填充导电材料，从而形成SD接触件150。[0093]在一些实施例中，在暴露的SD结构120、121上形成硅化物层。金属硅化物形成工艺可以在SD结构的侧部上形成金属硅化物。金属硅化物形成工艺包括在SD结构上沉积金属膜、热处理以在SD结构的界面或表面处形成金属硅化物以及通过蚀刻工艺去除过量未反应的金属。金属硅化物包括1^匕、則3:^、：〇8匕、附0^31^8匕，但是可以使用其他合适的娃化物材料。在一些实施例中，娃化物层具有介于约0.5nm和约1Onm之间的厚度。在其他实施例中，在制造操作的这个阶段没有形成硅化物层，并且例如可以在形成第一绝缘层122之前的更早的制造阶段形成硅化物层。在一些实施例中，通过合适的蚀刻操作去除未形成在SD外延层上的金属膜和未被消耗以形成硅化物层的金属膜。在其他实施例中，没有去除金属膜并且保留金属膜。[0094]SD接触件150可以包括单层或多层结构。例如，在一些实施例中，接触件150包括位于接触开口148、149中的接触衬垫层诸如扩散阻挡层、粘合层等），以及在接触衬垫层上方形成的接触体。接触衬垫层可以包括通过ALD、CVD等形成的1^、以11、1^^等。可以通过沉积诸如附、1、11¥、：〇、1^、以1八1、1^11、它们的合金、它们的组合等的一层或多层的导电材料形成接触体，但是也可以使用其他合适的金属。可以实施诸如CMP的平坦化工艺以从ILD层145的表面去除过量的材料。[0095]在一些实施例中，在形成SD接触件150之后，从鳍结构104的顶部测量的包括栅极覆盖层132的栅极结构的高度Hg在从约20nm至100nm的范围内并且从鳍结构104的顶部测量的金属栅极130的高度Hmg在从约10nm至约60nm的范围内。[0096]在形成接触件150之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件通孔、互连金属层和钝化层等的各个部件。[0097]图11A至图21C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺。在图11A至图21C中，“A”图（例如，图11A、图12A等示出了立体图，“B”图（例如，图11B、图12B等示出了沿着对应于图11A和图12A中示出的线Y1-Y1的Y方向的截面图，并且“C”图例如，图11C、图12C等示出了沿着对应于图11A和图12A中示出的线X1-X1的X方向的截面图。应该理解，可以在图11A至图21C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作工艺的顺序可以互换。在一些实施例中可以采用与参照图1A至图10C描述的上述实施例相同或类似的材料、配置、尺寸和或工艺，并且可以省略它们详细的说明。[0098]图11A至图11C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0099]图11A至图11C所示结构与图2A至图2C所示的结构基本类似，除了还未形成栅极结构并且设置伪栅电极230、伪栅极介电层231和栅极掩模层232,代替栅电极130、栅极介电层131和栅极覆盖层132之外。制造伪栅极结构的操作如上所述。[0100]图12A至图12C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0101]与图3A至图3C类似，在开口116中形成第二牺牲层140。[0102]图13A至图13C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0103]与图4A至图4C类似，使第二牺牲层140凹进以形成减薄的第二牺牲层141，从而形成开口144。[0104]图14A至图14C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0105]与图5A至图5C类似，在开口144中形成第三牺牲层160。[0106]15A至图15C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0107]随后，将第三牺牲层160部分地凹进至Z方向上的伪栅电极230的中间部分的水平，从而形成开口164。可以通过回蚀刻工艺和或湿蚀刻使第三牺牲层160凹进。在一些实施例中，凹进的第三牺牲层160的剩余的厚度Hsc在从约40nm至约20〇nm的范围内。[0108]图16A至图16C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0109]用绝缘材料填充开口164,从而形成掩模层220。在一些实施例中，掩模层220由SiOC、SiC、SiON、SiCN、SiOCN、SiN和或Si02的一层或多层制成。在一个实施例中，使用SiN。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积掩模层220,但是可以利用任何可接受的工艺。可以使用其他材料和或工艺。可以实施诸如回蚀刻工艺或CMP的平坦化操作来平坦化掩模层的上表面和栅极掩模层232。通过平坦化操作，暴露伪栅电极层230的上表面。[0110]图17A至图17C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0111]随后，去除伪栅电极230和伪栅极介电层231，从而形成开口235。参照以上图1A至图1C来说明去除操作。[0112]图18A至图18C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0113]在去除伪栅极结构之后，在鳍结构1〇4的沟道区域上方形成栅极介电层131，并且在栅极介电层131上形成用于栅电极130的导电层。栅极形成操作为以上参照图1A至图1C所说明的。[0114]可以使用诸如△0、^0、？¥0、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸如CMP的平坦化操作以去除过量的材料。在平坦化操作之后，暴露掩模层220。[0115]图19A至图19C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0116]随后，使栅电极层凹进，从而形成栅电极130和栅极覆盖开口237。[0117]图20A至图20C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0118]之后，在栅极覆盖开口237中和掩模层220上方形成绝缘层132。在一些实施例中，用于栅极覆盖层132的绝缘层包括31〇2』^310队511^12〇3、1^2〇3、它们的组合等，但是可以使用其他合适的介电膜。可以使用例如⑺0、1^0、旋涂等形成用于栅极覆盖层132的绝缘层。可以使用其他合适的工艺步骤。[0119]图21A至图21C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的视图。[0120]随后，可以实施诸如CMP的平坦化工艺以去除过量的材料，从而形成栅极覆盖层132〇[0121]图21A至图21C的结构与图5A至图5C的结构基本相同。随后，实施与图6A至图10C说明的相同的操作。[0122]图22A至图23B示出了根据本发明的一些实施例的半导体器件的视图。[0123]在本发明的一些实施例中，在形成外延层以形成SD结构120、122之前，对应于SD区域的鳍104的上部由覆盖层（由例如SiN制成覆盖，并且之后从鳍104去除覆盖层以及之后形成外延层。在这种情况下，覆盖层109保留在鳍104的底部处。在未由覆盖层109覆盖的鳍104上形成用于SD结构120、122的外延层。[0124]当使第二牺牲层140凹进时，使第二牺牲层140凹进至用于SD结构120、122的外延层的水平。换句话说，减薄的第二牺牲层141具有使得减薄的牺牲层的上表面与SD结构120、122接触或与SD结构120、122的底部齐平的厚度。[0125]当形成开口148和149见图9A至图9C时，没有蚀刻减薄的第二牺牲层141或仅部分地蚀刻减薄的第二牺牲层141。因此，如图23A所示，第二牺牲层141保留在SD接触件15〇下方。[0126]图24A至图24C示出了根据本发明的一些实施例的半导体器件的视图。[0127]图24A与图23B基本相同，其中，减薄的第二牺牲层141保留在SD结构120、122的底部或高于SD结构120、122的底部。在一些实施例中，减薄的第二牺牲层141的厚度Tge在从约Onm至约45nm的范围内。减薄的第二牺牲层可以等于或高于或低于SD结构120、122的底部。[0128]如图24B所示，减薄的第二牺牲层141保留在SD结构120、122的底部之下。在一些实施例中，减薄的第二牺牲层141的厚度Tge在从约Onm至约45nm的范围内。减薄的第二牺牲层可以等于或高于或低于SD结构120、122的底部。在其他实施例中，如图24C所示，没有保留减薄的第二牺牲层141。[0129]此外，在一些实施例中，由于第三牺牲层蚀刻的蚀刻性质，开口162具有上部宽度大于底部宽度的锥形形状。因此，开口148和149具有上部宽度小于下部宽度的反锥形形状如图22B所示），并且之后SD接触件150也具有反锥形形状如图23B所示）。[0130]图25A至图25C示出了根据本发明的一些实施例的半导体器件的视图。图25B是对应于图25A的线X2-X2的截面图，并且图25C是对应于图25A的线XI-XI的截面图。[0131]在一些实施例中，在开口162见图6A至图6C的形成期间，稍微蚀刻栅极覆盖层132的上部。因此，如图25B所示，位于SD结构120和121之间的ILD层145的上部沿着X方向具有漏斗形状，该漏斗形状具有比主体区域更宽的顶部。[0132]在一些实施例中，在开口148和149见图9A至图9C的形成期间，稍微蚀刻栅极覆盖层I32和侧壁间隔件134的上部。因此，如图25C所示，SD接触件150的上部沿着X方向具有漏斗形状，该漏斗形状具有比主体区域更宽的顶部。[0133]在一些实施例中，Ge用作第三牺牲层160。因此，Ge元素扩散至第二绝缘层146和或ILD层145,并且可以在绝缘层146和或ILD层145中或上发现Ge元素或GeO氧化锗）的形式。[0134]应该理解，不是所有的优势都必须在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。[0135]例如，在本发明中，由于使用相对于绝缘层例如，氧化娃基材料、氮化娃基材料）具有更高蚀刻选择性的材料例如，Ge作为第二牺牲层和第三牺牲层，因此可以更精确地控制SD结构和SD接触结构的大小。通过这些制造方法，材料可以容易地填充侧壁间隔件之间的间隔以形成无空隙膜。此外，侧壁间隔件之间的全部间隔可以全部用于SD接触件并且对接触区域产生较小的损坏。由于SD接触件的区域更宽，因此可以通过对氧化硅和或氮化硅更高的选择性蚀刻形成环绕接触件以获得接触区域。通过上述结构和方法，可以避免SD外延层受到损坏并且形成环绕的接触结构。[0136]根据本发明的方面，在形成包括鳍式场效应晶体管FinFET的半导体器件的方法中，在FinFET结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层。使第一牺牲层凹进，使得在隔尚绝缘层上形成第一牺牲层的剩余层并且暴露源极漏极结构的上部。在剩余层和暴露的源极漏极结构上形成第二牺牲层。图案化第二牺牲层和剩余层，从而形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在源极漏极结构上方形成接触开口。在接触开口中形成导电层。[0137]根据本发明的另一方面，在形成包括鳍式场效应晶体管FinFET的半导体器件的方法中，在第一FinFET结构的第一源极漏极结构、第二FinFET结构的第二源极漏极结构和隔离绝缘层上方形成第一牺牲层。第一源极漏极结构设置为邻近于第二源极漏极结构。使第一牺牲层凹进，使得在隔离绝缘层上形成第一牺牲层的剩余层并且暴露第一源极漏极结构和第二源极漏极结构的上部。在剩余层以及暴露的第一源极漏极结构和暴露的第二源极漏极结构上形成第二牺牲层。图案化第二牺牲层和剩余层，从而在第一源极漏极结构和第二源极漏极结构之间形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在第一源极漏极结构上方形成第一接触开口并且在第二源极漏极结构上方形成第二接触开口。在第一接触开口中形成第一导电层并且在第二接触开口中形成第二导电层。[0138]根据本发明的另一方面，包括鳍式场效应晶体管FinFET的半导体器件包括第一FinFET和第二FinFET以及介电层。第一FinFET包括在第一方向上延伸的第一鳍结构、第一源极漏极结构以及与第一源极漏极结构接触的第一源极漏极接触件。第二FinFET设置为邻近于第一FinFET并且包括在第一方向上延伸的第二鳍结构、第二源极漏极结构以及与第二源极漏极结构接触的第二源极漏极接触件。介电层将第一源极漏极结构和第二源极漏极结构分隔开。介电层由娃基绝缘材料制成，并且在介电层与第一源极漏极接触件和第二源极漏极接触件的一个之间的界面处或附近包含Ge。[0139]根据本发明的一些实施例，提供了一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括:在鳍式场效应晶体管结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层;使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述源极漏极结构的上部暴露;在所述剩余层和暴露的源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而形成开口；在所述开口中形成介电层;在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述源极漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。[0140]在上述方法中，在形成所述第一牺牲层之前，在所述源极漏极结构和所述隔离绝缘层上方形成第一绝缘层，在使所述第一牺牲层凹进之后，暴露覆盖所述源极漏极结构的上部的所述第一绝缘层，以及当形成所述接触开口时，也去除所述第一绝缘层。[0141]在上述方法中，所述第一牺牲层由Sh—xGex制成，其中，0^1。[0143]在上述方法中，还包括，在图案化所述第二牺牲层之后以及在形成所述介电层之前:在所述开口中以及图案化的所述第二牺牲层上方形成第二绝缘层。[0144]在上述方法中，所述第二牺牲层由与所述隔离绝缘层、所述第一绝缘层和所述第二绝缘层不同的材料制成。[0145]在上述方法中，所述源极漏极结构包括鳍结构以及在所述鳍结构的两个相对侧面和顶部上形成的一个或多个外延层。[0146]在上述方法中，还包括，在形成所述第一牺牲层之前，形成所述鳍式场效应晶体管的金属栅极结构。[0147]在上述方法中，还包括，在形成所述接触开口之后并且在形成所述导电层之前:在所述源极漏极结构上方形成硅化物层。[0148]在上述方法中，所述源极漏极结构包括嵌入在所述隔离绝缘层内的鰭结构以及在所述鳍结构的顶部上形成的一个或多个外延层。[0149]根据本发明的另一些实施例，还提供了一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括:在第一鳍式场效应晶体管结构的第一源极漏极结构、第二鳍式场效应晶体管结构的第二源极漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极漏极结构设置为邻近所述第二源极漏极结构;使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述第一源极漏极结构和所述第二源极漏极结构的上部暴露;在所述剩余层以及暴露的第一源极漏极结构和暴露的第二源极漏极结构上形成第二牺牲层;图案化所述第二牺牲层和所述剩余层，从而在所述第一源极漏极结构和所述第二源极漏极结构之间形成开口；在所述开口中形成介电层;在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述第一源极漏极结构上方形成第一接触开口并且在所述第二源极漏极结构上方形成第二接触开口；以及在所述第一接触开口中形成第一导电层并且在所述第二接触开口中形成第二导电层。[0150]在上述方法中，还包括，在形成所述第二牺牲层之后并且在形成掩模图案之前:在所述第一鳍式场效应晶体管结构和所述第二鳍式场效应晶体管结构的至少一个上方形成金属栅极结构。[0151]在上述方法中，形成所述金属栅极结构包括:在所述第二牺牲层上方形成硬掩模层;去除伪栅极结构，从而形成栅极间隔；在所述栅极间隔中形成所述金属栅极结构；以及在所述金属栅极结构上方形成栅极覆盖层。[0152]在上述方法中，在形成所述第一牺牲层之前，在所述第一源极漏极结构和所述第二源极漏极结构以及所述隔离绝缘层上方形成第一绝缘层，在使所述第一牺牲层凹进之后，暴露覆盖所述第一源极漏极结构和所述第二源极漏极结构的上部的所述第一绝缘层，以及当形成所述第一接触开口和所述第二接触开口时，也去除所述第一绝缘层。[0153]在上述方法中，所述第一牺牲层由Sii—xGex制成，其中，0彡x彡0.4。[0154]在上述方法中，所述第二牺牲层由Sii—yGey制成，其中，0.6彡y彡1。[0155]在上述方法中，还包括，在图案化所述第二牺牲层之后并且在形成所述介电层之前:在所述开口中以及图案化的所述第二牺牲层上方形成第二绝缘层。[0156]在上述方法中，所述第一源极漏极结构和所述第二源极漏极结构均包括鳍结构以及在所述鳍结构的两个相对侧面和顶部上形成的一个或多个外延层。[0157]在上述方法中，还包括，在形成所述第一接触开口和所述第二接触开口之后并且在形成所述第一导电层和所述第二导电层之前:在所述第一源极漏极结构和所述第二源极漏极结构上方形成硅化物层。[0158]根据本发明的又一些实施例，还提供了一种包括鳍式场效应晶体管FinFET的半导体器件，包括:第一鳍式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极漏极结构以及与所述第一源极漏极结构接触的第一源极漏极接触件;第二鳍式场效应晶体管，设置为邻近所述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构、第二源极漏极结构以及与所述第二源极漏极结构接触的第二源极漏极接触件；以及介电层，将所述第一源极漏极结构和所述第二源极漏极结构分隔开，其中，所述介电层由硅基绝缘材料制成，并且在所述介电层与所述第一源极漏极接触件和所述第二源极漏极接触件中的一个之间的界面处或附近包含Ge。[0159]上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

权利要求：1.一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极漏极结构和隔离绝缘层上方形成第一牺牲层；使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述源极漏极结构的上部暴露；在所述剩余层和暴露的源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而形成开口；在所述开口中形成介电层；在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述源极漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。2.根据权利要求1所述的方法，其中：在形成所述第一牺牲层之前，在所述源极漏极结构和所述隔离绝缘层上方形成第一绝缘层，在使所述第一牺牲层凹进之后，暴露覆盖所述源极漏极结构的上部的所述第一绝缘层，以及当形成所述接触开口时，也去除所述第一绝缘层。3.根据权利要求1所述的方法，其中，所述第一牺牲层由Sh-xGex制成，其中，0x0.4。4.根据权利要求1所述的方法，其中，所述第二牺牲层由SihyGey制成，其中，0.6yl。5.根据权利要求1所述的方法，还包括，在图案化所述第二牺牲层之后以及在形成所述介电层之前：在所述开口中以及图案化的所述第二牺牲层上方形成第二绝缘层。6.根据权利要求5所述的方法，其中，所述第二牺牲层由与所述隔离绝缘层、所述第一绝缘层和所述第二绝缘层不同的材料制成。7.根据权利要求1所述的方法，其中，所述源极漏极结构包括鳍结构以及在所述鳍结构的两个相对侧面和顶部上形成的一个或多个外延层。8.根据权利要求1所述的方法，还包括，在形成所述第一牺牲层之前，形成所述鳍式场效应晶体管的金属栅极结构。9.一种形成包括鳍式场效应晶体管FinFET的半导体器件的方法，所述方法包括：在第一鳍式场效应晶体管结构的第一源极漏极结构、第二鳍式场效应晶体管结构的第二源极漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极漏极结构设置为邻近所述第二源极漏极结构；使所述第一牺牲层凹进，使得所述第一牺牲层的剩余层形成在所述隔离绝缘层上并且所述第一源极漏极结构和所述第二源极漏极结构的上部暴露；在所述剩余层以及暴露的第一源极漏极结构和暴露的第二源极漏极结构上形成第二牺牲层；图案化所述第二牺牲层和所述剩余层，从而在所述第一源极漏极结构和所述第二源极漏极结构之间形成开口；在所述开口中形成介电层；在形成所述介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在所述第一源极漏极结构上万肜成苐一接触幵口并且在所述第二源极漏极结构上方形成第二接触开口；以及在所述第-接触开n中_第〜导电层并且在臓第二接触开口中形成第二导电层。一种包括鳍式场效应晶体管FinFET的半导体器件，包括：第了鳍+式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极漏极结构以及与所述第一源^极漏极结构接触的第一源极漏极接触件；二•效应晶体管’设置为邻近所述第一鐘式场效应晶体管并且包括在所述第一鳍结构、第二源极漏极结构以及与所述第二源极漏极结權触的第二源极漏极接触件；以及第—源极漏极结构和所述第二源极選极结构分隔开，讲二:述、f层由娃基绝缘材料制成，并且在所述介电层与所述第一源极漏极接触件和所述弟一源极漏极接触件中的—个之间的界面处或附近包含Ge〇

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