申请/专利权人：哈尔滨工业大学

申请日：2020-04-21

公开（公告）日：2020-07-24

公开（公告）号：CN111446957A

主分类号：H03L7/07(20060101)

分类号：H03L7/07(20060101);H03L7/08(20060101);H03L7/091(20060101)

优先权：

专利状态码：有效-授权

法律状态：2023.05.09#授权;2020.08.18#实质审查的生效;2020.07.24#公开

摘要：本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1：电路完成锁相达到稳定状态后，所有VCO时钟信号FV1～FVN的工作频率相同；步骤2：对所有PPL内部的分频器进行配置，使得每个PLL的第一通道的输出时钟频率与输入时钟Fi的频率相同，并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时，将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上，加入一个采样器电路；步骤5：SYNC发出有效脉冲，经过PLL的同步后，实现边沿同步。本发明实现经过外部SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平。

主权项：1.一种多PLL并联输出时钟同步系统，其特征在于，所述系统包括多路缓冲器I和时钟锁相环PLL，所述多路缓冲器I接收输入时钟信号Fi、并将时钟信号Fi分别传输至多个并联的时钟锁相环PLL，每个时钟锁相环PLL输出M个时钟信号；一个所述时钟锁相环PLL包括鉴相器、环路滤波器、反馈分频器、压控振荡器、多路选择器、多路缓冲器II和多个分频器，所述鉴相器接收输入时钟信号Fi及参考时钟FR，所述鉴相器输出电压信号Vp至环路滤波器，所述环路滤波器输出电压信号VF至压控振荡器，所述压控振荡器输出时钟信号FV至多路缓冲器II，所述多路缓冲器II输出时钟信号FV至多个分频器，每个所述分频器输出时钟FX，多个所述输出时钟FX传输至多路选择器，所述多路选择器输出反馈始终FB至反馈分频器，所述反馈分频器输出参考时钟FR；所述多个并联的时钟锁相环PLL接收同步脉冲SYNC的脉冲信号，所述同步脉冲SYNC的脉冲信号经过采样器分别传输至分频器。

全文数据：

权利要求：

百度查询： 哈尔滨工业大学 一种多PLL并联输出时钟同步系统及其工作方法

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