申请/专利权人：南京邮电大学

申请日：2017-10-19

公开（公告）日：2020-07-24

公开（公告）号：CN107910325B

主分类号：H01L27/02(20060101)

分类号：H01L27/02(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.07.24#授权;2018.05.08#实质审查的生效;2018.04.13#公开

摘要：本发明涉及一种外部PMOS触发SCR‑LDMOS结构的ESD防护器件，新SCR‑LMMOS结构在正向ESD脉冲作用下，一方面，利用PMOS触发电压低的优点，新结构用PMOS取代常规SCR‑LDMOS中的PN结反向击穿的触发机制，降低器件的触发电压；另一方面由外部PMOS触发SCR‑LDMOS的结构中存在新寄生晶体管可以箝拉器件内部电压，抑制器件内部的正反馈机制，提高器件的维持电压；同时新结构中存在两条ESD电流泄放通道，使得器件的电流泄放能力提高。

主权项：1.一种外部PMOS触发SCR-LDMOS结构的ESD防护器件，其特征在于：包括P衬底10、薄埋氧化层11、N型外延层12、N型缓冲区13、P型体区14、第一N+注入区15、第一P+注入区16、第二P+注入区17、第二N+注入区18、第三P+注入区19、第三N+注入区20、第四P+注入区21、第一场氧隔离区22、第二场氧隔离区23、第三场氧隔离区24、第四场氧隔离区25、第一多晶硅栅26、第一薄栅氧化层28、第二多晶硅栅27、第二薄栅氧化层29；其中，第一多晶硅栅26的两侧间距离与第一薄栅氧化层28的两侧间距离彼此相等，第一多晶硅栅26覆盖设置于第一薄栅氧化层28上表面上，第一多晶硅栅26的两侧分别与第一薄栅氧化层28的两侧相对应；薄埋氧化层11设置于P衬底10的上表面上，N型外延层12设置于薄埋氧化层11的上表面上；N型缓冲区13、P型体区14内嵌设置于N型外延层12的上表面，N型缓冲区13的上表面、P型体区14的上表面均与N型外延层12的上表面相平齐，且P型体区14的其中一侧边缘对接N型外延层12的其中一侧边缘；定义N型外延层12上表面上对接P型体区14其中一侧边缘的边缘为终止边，以及定义N型外延层12上与终止边相对的另一条边为起始边；N型外延层12上表面上、自起始边向终止边方向，依次相邻设置第一场氧隔离区22、第一N+注入区15、第一P+注入区16、第一薄栅氧化层28、第二P+注入区17、第二场氧隔离区23、第二N+注入区18、第三P+注入区19、第三场氧隔离区24、第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21；其中，第一场氧隔离区22的其中一侧与N型外延层12上表面上起始边相对，第一场氧隔离区22上相对的另一侧与第一N+注入区15的其中一侧相对接，第一N+注入区15上相对的另一侧与第一P+注入区16的其中一侧相对接，第一P+注入区16上相对的另一侧与第一薄栅氧化层28的其中一侧相对接，第一薄栅氧化层28上相对的另一侧与第二P+注入区17的其中一侧相对接，第二P+注入区17上相对的另一侧与第二场氧隔离区23的其中一侧相对接，第二场氧隔离区23上相对的另一侧与第二N+注入区18的其中一侧相对接，第二N+注入区18上相对的另一侧与第三P+注入区19的其中一侧相对接，第三P+注入区19上相对的另一侧与第三场氧隔离区24的其中一侧相对接；第三场氧隔离区24上相对的另一侧与第二薄栅氧化层29的其中一侧相对接，第二薄栅氧化层29上相对的另一侧与第三N+注入区20的其中一侧相对接，第二多晶硅栅27的两侧间距离大于第二薄栅氧化层29的两侧间距离，第二多晶硅栅27覆盖设置于第二薄栅氧化层29的上表面上，且第二薄栅氧化层29上相对的另一侧与第二多晶硅栅27的其中一侧相对应，第二多晶硅栅27上相对的另一侧位于第三场氧隔离区24的上表面上；第三N+注入区20上相对的另一侧与第四场氧隔离区25的其中一侧相对接，第四场氧隔离区25上相对的另一侧与第四P+注入区21的其中一侧相对接，第四P+注入区21上相对的另一侧与N型外延层12终止边相对接；并且第一场氧隔离区22、第一N+注入区15、第一P+注入区16、第一薄栅氧化层28、第二P+注入区17、第二场氧隔离区23、第三场氧隔离区24分别位于N型外延层12的上表面上；第二N+注入区18和第三P+注入区19分别位于N型缓冲区13上表面上；第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21分别位于P型体区14上表面上；第一N+注入区15、第一P+注入区16、第一多晶硅栅26、第二N+注入区18、第三P+注入区19五者相连接，且由五者共同连接点构成金属阳极40；第二P+注入区17、第四P+注入区21两者相连接，且由两者共同连接点构成电极42；第二多晶硅栅27、第三N+注入区20、第四P+注入区21三者相连接，且由三者共同连接点构成金属阴极44；第一N+注入区15、第一P+注入区16、第一多晶硅栅26、第一薄栅氧化层28、第二P+注入区17组合构成PMOS结构；第二N+注入区18、第三P+注入区19、第三场氧隔离区24、第二多晶硅栅27、第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21组合构成SCR-LDMOS结构；由第三P+注入区19、N型缓冲区13、N型外延层12、P型体区14、第三N+注入区20组成PNPN结构的ESD电流泄放通道；由第二P+注入区17、N型外延层12、N型缓冲区13、第二N+注入区18、第三P+注入区19组成PNP结构的ESD泄放通道。

全文数据：一种外部PMOS触发SGR-LDMOS结构的ESD防护器件技术领域[0001]本发明涉及一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，属于电子元器件防护技术领域。背景技术[0002]静电放电（electrostaticdischarge，ESD是指当两种带不同电荷的物体相互靠近或者接触时，两者之间的介质被击穿，形成了瞬态的电荷转移。日常生活中的ESD事件由于其电量低、作用时间短、能量小的特点，一般不会对人体造成伤害。然而在集成电路中，很多不被人体感知的ESD事件就足以对一些电子元器件造成损伤。且芯片在制造、封装、测试、运输以及使用过程中，都有可能面对ESD的冲击，如果没有在芯片中添加ESD防护模块，芯片极易被打坏。另外，随着集成电路制造工艺节点的不断缩小，晶体管尺寸越来越小、栅氧化层厚度越来越薄等一系列变化使得芯片易于受到ESD伤害，发生如PN结二次击穿、栅氧化层击穿、金属线熔断等失效现象。[0003]具有较好ESD泄放能力的SCR-LDM0S器件广泛应用功率管理芯片中以提高系统的ESD防护能力。但常规SCR-LDM0S结构存在一些缺陷：SCR结构的开启触发电压太高，SCR结构器件由于存在NPN和PNP正反馈作用，维持电压很低。对于高压ESD器件来说，既要有高于内部电路工作电压的维持电压，又要有低于内部器件栅氧击穿的触发电压，同时还要满足高鲁棒性。这就导致了高压ESD器件的工作窗口非常小，当前大部分高压ESD防护器件已经很难满足这种要求，因此探索更多的ESD保护器件和防护结构至关重要。发明内容[0004]本发明所要解决的技术问题是提供一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，在ESD脉冲下，器件的触发电压得到降低，同时器件的维持电压得到增加，并且保持SCR-LDM0S器件的强鲁棒性。[0005]本发明为了解决上述技术问题采用以下技术方案:本发明设计了一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，包括P衬底、薄埋氧化层、N型外延层、N型缓冲区、P型体区、第一N+注入区、第一P+注入区、第二P+注入区、第二N+注入区、第三P+注入区、第三N+注入区、第四P+注入区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第一多晶硅栅、第一薄栅氧化层、第二多晶硅栅、第二薄栅氧化层;其中，第一多晶硅栅的两侧间距离与第一薄栅氧化层的两侧间距离彼此相等，第一多晶硅栅覆盖设置于第一薄栅氧化层上表面上，第一多晶硅栅的两侧分别与第一薄栅氧化层的两侧相对应;薄埋氧化层设置于P衬底的上表面上，N型外延层设置于薄埋氧化层的上表面上；N型缓冲区、P型体区内嵌设置于N型外延层的上表面，N型缓冲区的上表面、p型体区的上表面均与N型外延层的上表面相平齐，且P型体区的其中一侧边缘对接N型外延层的其中一侧边缘；定义N型外延层上表面上对接P型体区其中一侧边缘的边缘为终止边，以及定义n型外延层上与终止边相对的另一条边为起始边;N型外延层上表面上、自起始边向终止边方向，依次相邻设置第一场氧隔离区、第一N+注入区、第一P+注入区、第一薄栅氧化层、第二P+注入区、第二场氧隔离区、第二N+注入区、第三P+注入区、第三场氧隔离区、第二薄栅氧化层、第三N+注入区、第四场氧隔离区、第四P+注入区；其中，第一场氧隔离区的其中一侧与N型外延层上表面上起始边相对，第一场氧隔离区上相对的另一侧与第一N+注入区的其中一侧相对接，第一N+注入区上相对的另一侧与第一P+注入区的其中一侧相对接，第一P+注入区上相对的另一侧与第一薄栅氧化层的其中一侧相对接，第一薄栅氧化层上相对的另一侧与第二P+注入区的其中一侧相对接，第二P+注入区上相对的另一侧与第二场氧隔离区的其中一侧相对接，第二场氧隔离区上相对的另一侧与第二N+注入区的其中一侧相对接，第二N+注入区上相对的另一侧与第三P+注入区的其中一侧相对接，第三P+注入区上相对的另一侧与第三场氧隔离区的其中一侧相对接;第三场氧隔离区上相对的另一侧与第二薄栅氧化层的其中一侧相对接，第二薄栅氧化层上相对的另一侧与第三N+注入区的其中一侧相对接，第二多晶硅栅的两侧间距离大于第二薄栅氧化层的两侧间距离，第二多晶硅栅覆盖设置于第二薄栅氧化层的上表面上，且第二薄栅氧化层上相对的另一侧与第二多晶硅栅的其中一侧相对应，第二多晶硅栅上相对的另一侧位于第三场氧隔离区的上表面上；第三N+注入区上相对的另一侧与第四场氧隔离区的其中一侧相对接，第四场氧隔离区上相对的另一侧与第四P+注入区的其中一侧相对接，第四P+注入区上相对的另一侧与N型外延层终止边相对接；并且第一场氧隔离区、第一N+注入区、第一P+注入区、第一薄栅氧化层、第二P+注入区、第二场氧隔离区、第三场氧隔离区分别位于N型外延层的上表面上;第二N+注入区和第三P+注入区分别位于N型缓冲区上表面上;第二薄栅氧化层、第三N+注入区、第四场氧隔离区、第四P+注入区分别位于P型体区上表面上；第一N+注入区、第一P+注入区、第一多晶硅栅、第二N+注入区、第三P+注入区五者相连接，且由五者共同连接点构成金属阳极;第二P+注入区、第四P+注入区两者相连接，且由两者共同连接点构成电极;第二多晶硅栅、第三N+注入区、第四P+注入区三者相连接，且由三者共同连接点构成金属阴极；第一N+注入区、第一P+注入区、第一多晶硅栅、第一薄栅氧化层、第二P+注入区组合构成PMOS结构;第二N+注入区、第三P+注入区、第三场氧隔离区、第二多晶硅栅、第二薄栅氧化层、第三N+注入区、第四场氧隔离区、第四P+注入区组合构成SCR-LDMOS结构；由第三P+注入区、N型缓冲区、N型外延层、P型体区、第三N+注入区组成PNPN结构的ESD电流泄放通道；由第二P+注入区、N型外延层、N型缓冲区、第二N+注入区、第三P+注入区组成PNP结构的ESD泄放通道。[0006]作为本发明的一种优选技术方案:还包括第一金属杆、第二金属杆、第三金属杆、第四金属杆、第五金属杆、第六金属杆、第七金属杆、第八金属杆、第九金属杆杆、第十金属杆、第i^一金属杆、第十二金属杆；所述第一N+注入区与第一金属杆的其中一端相连接，所述第一P+注入区与第二金属杆的其中一端相连接，所述第一多晶硅栅与第三金属杆的其中一端相连接，所述第二N+注入区与第五金属杆的其中一端相连接，所述第三P+注入区与第六金属杆的其中一端相连接；第一金属杆的另一端、第二金属杆的另一端、第三金属杆的另一端、第五金属杆的另一端、第六金属杆的另一端均与第十金属杆相连接，且由第十金属杆上引出一电极，构成金属阳极；所述第二P+注入区与第四金属杆的其中一端相连接，所述第四P+注入区与第九金属杆杆的其中一端相连接，所述第四金属杆的另一端与第九金属杆杆的另一端均与第十一金属杆相连接，且由第i金属杆上引出一电极；所述第二多晶硅栅与第七金属杆的其中一端相连接，所述第三N+注入区与第八金属杆的其中一端相连接，第七金属杆的另一端、第八金属杆的另一端、第九金属杆杆的另一端均与第十二金属杆相连接，且由第十二金属杆上引出一电极，构成金属阴极。[0007]本发明所述一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，采用以上技术方案与现有技术相比，具有以下技术效果:本发明设计了一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，一方面，常规结构的触发电压由器件内部的PN结反向击穿决定，本发明提出的新结构利用PM0S触发电压较低的优点来来触发开启SCR-LDMOS结构，使得器件的触发电压降低；另一方面，常规结构中存在正反馈机制，维持电压非常低极易发生闩锁效应，本发明提出的结构中存在由第二P+注入区、第二N+注入区、第三P+注入区形成的PNP晶体管，在ESD脉冲下该晶体管可以箝拉电压抑制器件内部的正反馈机制，使得维持电压提高;并且结构中设计由第三P+注入区、N型缓冲区、N型外延层、P型体区、第三N+注入区组成PNPN结构的ESD电流泄放通道；以及设计由第二P+注入区、N型外延层、N型缓冲区、第二N+注入区、第三P+注入区组成PNP结构的ESD泄放通道，与常规结构相比，本发明提出的新结构具有更好的电流泄放能力。附图说明[0008]图1是本发明所设计外部PM0S触发SCR-LDMOS结构的ESD防护器件的结构剖面示意图。[0009]其中，10_P衬底，11•薄埋氧化层BOX，12.N型外延层，13.N型缓冲区，14.P型体区，15•第一N+注入区，16•第一P+注入区，17•第二P+注入区，18•第二N+注入区，I9•第三P+注入区，2〇•第三N+注入区，21•第四P+注入区，22•第一场氧隔离区，23•第二场氧隔离区，24•第三场氧隔离区，25•第四场氧隔离区，26•第一多晶硅栅，27.第二多晶硅栅，28•第一薄栅氧化层，29•第二薄栅氧化层，3〇.第一金属杆，31.第二金属杆，32•第三金属杆，33•第四金属杆，第五金属杆，邪.第六金属杆，36.第七金属杆，37.第八金属杆，：38•第九金属杆杆，39.第十金属杆，40•金属阳极，41•第^^一金属杆，42.电极，43.第十二金属杆，44.金属阴极。具体实施方式[0010]下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。[0011]如图1所不，本发明设计了一种外部PM〇s触发SCR-LDMOS结构的ESD防护器件，实际应用当中，具体包括P衬底P-sub1〇、薄埋氧化层BOX11、N型外延层N-印i12、N型缓冲|^13、P型体区I4、第一N+注入区I5、第一p+注入区I6、第二p+注入区17、第二N+注入区18、第注入区=、第二N+注入区20、第四P+注入区21、第一场氧隔离区22、第二场氧隔离区23、第二场氧隔离区24、第四场氧隔离区烈、第一多晶硅栅況、第一薄栅氧化层28、第二多晶硅栅27、第二薄栅氧化层四、第一金属杆30、第二金属杆31、第三金属杆32、第四金属杆33、第五金属杆34、第六金属杆35、第七金属杆36、第八金属杆37、第九金属杆杆38、第十金属杆39、第十一金属杆41、第十二金属杆43;其中，第一多晶硅栅26的两侧间距离与第一薄栅氧化层28的两侧间距离彼此相等，第一多晶硅栅26覆盖设置于第一薄栅氧化层28上表面上，第一多晶硅栅26的两侧分别与第一薄栅氧化层28的两侧相对应;薄埋氧化层BOX11设置于?衬底$-3111310的上表面上氺型外延层^-叩丨）12设置于薄埋氧化层8«11的上表面上，N型外延层N-epi11的设置，为在薄埋氧化层BOX11的上表面上生长一定厚度但掺杂浓度较低的N型外延层N-epi11，作为SCR-LDM0S的漂移区。[0012]N型缓冲区13、P型体区14内嵌设置于N型外延层N-epi12的上表面，N型缓冲区13的上表面、P型体区14的上表面均与N型外延层N-印i12的上表面相平齐，且P型体区14的其中一侧边缘对接N型外延层N-印i12的其中一侧边缘。[0013]定义N型外延层N-epi12上表面上对接P型体区14其中一侧边缘的边缘为终止边，以及定义N型外延层N-epi12上与终止边相对的另一条边为起始边;N型外延层N-epi12上表面上、自起始边向终止边方向，依次相邻设置第一场氧隔离区22、第一N+注入区15、第一P+注入区I6、第一薄栅氧化层28、第二P+注入区17、第二场氧隔离区23、第二N+注入区18、第三P+注入区19、第三场氧隔离区24、第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21;其中，第一场氧隔离区22的其中一侧与N型外延层N-epi12上表面上起始边相对，第一场氧隔离区22上相对的另一侧与第一N+注入区15的其中一侧相对接，第一N+注入区15上相对的另一侧与第一P+注入区16的其中一侧相对接，第一P+注入区16上相对的另一侧与第一薄栅氧化层28的其中一侧相对接，第一薄栅氧化层28上相对的另一侧与第二P+注入区17的其中一侧相对接，第二P+注入区I7上相对的另一侧与第二场氧隔离区23的其中一侧相对接，第二场氧隔离区23上相对的另一侧与第二N+注入区18的其中一侧相对接，第二N+注入区18上相对的另一侧与第三P+注入区19的其中一侧相对接，第三P+注入区I9上相对的另一侧与第三场氧隔离区24的其中一侧相对接;第三场氧隔离区24上相对的另一侧与第二薄栅氧化层29的其中一侧相对接，第二薄栅氧化层29上相对的另一侧与第三N+注入区20的其中一侧相对接，第二多晶硅栅27的两侧间距离大于第二薄栅氧化层29的两侧间距离，第二多晶硅栅27覆盖设置于第二薄栅氧化层29的上表面上，且第二薄栅氧化层29上相对的另一侧与第二多晶硅栅27的其中一侧相对应，第二多晶硅栅27上相对的另一侧位于第三场氧隔离区24的上表面上;第三N+注入区2〇上相对的另一侧与第四场氧隔离区25的其中一侧相对接，第四场氧隔离区25上相对的另一侧与第四P+注入区21的其中一侧相对接，第四P+注入区21上相对的另一侧与N型外延层N-epi12终止边相对接;并且第一场氧隔离区22、第一N+注入区15、第一P+注入区I6、第一薄栅氧化层28、第二P+注入区17、第二场氧隔呙区23、第三场氧隔离区24分别位于N型外延层N-epi12的上表面上;第二N+注入区18和第三P+注入区19分别位于N型缓冲区13上表面上;第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21分别位于P型体区14上表面上。[0014]第一N+注入区15、第一P+注入区ie、第一多晶硅栅26、第二N+注入区18、第三P+注入区19五者相连接，且由五者共同连接点构成金属阳极40;第二P+注入区17、第四P+注入区21两者相连接，且由两者共同连接点构成电极42;第二多晶硅栅27、第三N+注入区20、第四P+注入区21三者相连接，且由三者共同连接点构成金属阴极44。[0015]第一N+注入区15与第一金属杆30的其中一端相连接，第一p+注入区16与第二金属杆31的其中一端相连接，第一多晶硅栅26与第三金属杆32的其中一端相连接，第二N+注入区18与第五金属杆34的其中一端相连接，第三p+注入区19与第六金属杆35的其中一端相连接;第一金属杆30的另一端、第二金属杆31的另一端、第三金属杆32的另一端、第五金属杆34的另一端、第六金属杆35的另一端均与第十金属杆39相连接，且由第十金属杆39上引出一电极，构成金属阳极40。[0016]第二P+注入区17与第四金属杆33的其中一端相连接，第四P+注入区21与第九金属杆杆38的其中一端相连接，第四金属杆33的另一端与第九金属杆杆38的另一端均与第十一金属杆41相连接，且由第^^一金属杆41上引出一电极42。[0017]第二多晶硅栅27与第七金属杆36的其中一端相连接，第三N+注入区20与第八金属杆37的其中一端相连接，第七金属杆36的另一端、第八金属杆37的另一端、第九金属杆杆38的另一端均与第十二金属杆43相连接，且由第十二金属杆43上引出一电极，构成金属阴极44〇[0018]第一N+注入区15、第一P+注入区13、第一多晶硅栅26、第一薄栅氧化层28、第二P+注入区17组合构成PMOS结构；第二N+注入区18、第三P+注入区19、第三场氧隔离区24、第二多晶硅栅27、第二薄栅氧化层29、第三N+注入区20、第四场氧隔离区25、第四P+注入区21组合构成SCR-LDM0S结构。[0019]由第三P+注入区19、N型缓冲区13、N型外延层N-epi12、P型体区14、第三N+注入区2〇组成PNPN结构的ESD电流泄放通道；由第二P+注入区17、N型外延层N-epi12、N型缓冲区13、第二N+注入区18、第三P+注入区19组成PNP结构的ESD泄放通道。[0020]上述技术方案所设计一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，一方面，常规结构的触发电压由器件内部的PN结反向击穿决定，本发明提出的新结构利用PM0S触发电压较低的优点来来触发开启SCR-LDM0S结构，使得器件的触发电压降低；另一方面，常规结构中存在正反馈机制，维持电压非常低极易发生闩锁效应，本发明提出的结构中存在由第二P+注入区17、第二N+注入区18、第三P+注入区19形成的PNP晶体管，在ESD脉冲下该晶体管可以箝拉电压抑制器件内部的正反馈机制，使得维持电压提高;并且结构中设计由第三P+注入区19、N型缓冲区13、N型外延层N-epi12、P型体区14、第三N+注入区20组成PNPN结构的ESD电流泄放通道；以及设计由第二p+注入区n、N型外延层N-epi12、N型缓冲区13、第二N+注入区18、第三P+注入区19组成PNP结构的ESD泄放通道，与常规结构相比，本发明提出的新结构具有更好的电流泄放能力。[0021]上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变动。

权利要求：1.一种外部PMOS触发SCR-LDMOS结构的ESD防护器件，其特征在于:包括P衬底（10、薄埋氧化层（11、N型外延层（12、N型缓冲区（13、P型体区（14、第一N+注入区（15、第一P+注入区（16、第二P+注入区（17、第二N+注入区（18、第三P+注入区（19、第三N+注入区20、第四P+注入区（21、第一场氧隔离区（22、第二场氧隔离区（23、第三场氧隔离区24、第四场氧隔离区（25、第一多晶硅栅26、第一薄栅氧化层28、第二多晶硅栅27、第二薄栅氧化层29;其中，第一多晶硅栅26的两侧间距离与第一薄栅氧化层28的两侧间距离彼此相等，第一多晶硅栅26覆盖设置于第一薄栅氧化层28上表面上，第一多晶硅栅26的两侧分别与第一薄栅氧化层28的两侧相对应;薄埋氧化层（11设置于P衬底（10的上表面上，N型外延层12设置于薄埋氧化层11的上表面上；N型缓冲区（13、P型体区（14内嵌设置于N型外延层（12的上表面，N型缓冲区（13的上表面、P型体区（14的上表面均与N型外延层（12的上表面相平齐，且P型体区（14的其中一侧边缘对接N型外延层12的其中一侧边缘；定义N型外延层（12上表面上对接P型体区（14其中一侧边缘的边缘为终止边，以及定义N型外延层（12上与终止边相对的另一条边为起始边;N型外延层（12上表面上、自起始边向终止边方向，依次相邻设置第一场氧隔离区（22、第一N+注入区（15、第一P+注入区16、第一薄栅氧化层28、第二P+注入区（17、第二场氧隔离区（23、第二N+注入区（18、第三P+注入区（19、第三场氧隔离区（24、第二薄栅氧化层29、第三N+注入区（20、第四场氧隔离区（25、第四P+注入区（21;其中，第一场氧隔离区（22的其中一侧与N型外延层12上表面上起始边相对，第一场氧隔离区（22上相对的另一侧与第一N+注入区（15的其中一侧相对接，第一N+注入区（15上相对的另一侧与第一P+注入区（16的其中一侧相对接，第一P+注入区（16上相对的另一侧与第一薄栅氧化层28的其中一侧相对接，第一薄栅氧化层28上相对的另一侧与第二P+注入区（17的其中一侧相对接，第二P+注入区（17上相对的另一侧与第二场氧隔离区（23的其中一侧相对接，第二场氧隔离区（23上相对的另一侧与第二N+注入区（18的其中一侧相对接，第二N+注入区（18上相对的另一侧与第三P+注入区（19的其中一侧相对接，第三P+注入区（19上相对的另一侧与第三场氧隔离区24的其中一侧相对接;第三场氧隔离区（24上相对的另一侧与第二薄栅氧化层29的其中一侧相对接，第二薄栅氧化层29上相对的另一侧与第三N+注入区（20的其中一侧相对接，第二多晶硅栅27的两侧间距离大于第二薄栅氧化层（29的两侧间距离，第二多晶硅栅27覆盖设置于第二薄栅氧化层29的上表面上，且第二薄栅氧化层29上相对的另一侧与第二多晶硅栅27的其中一侧相对应，第二多晶硅栅27上相对的另一侧位于第三场氧隔离区（24的上表面上;第三N+注入区（20上相对的另一侧与第四场氧隔离区（25的其中一侧相对接，第四场氧隔离区25上相对的另一侧与第四P+注入区（21的其中一侧相对接，第四P+注入区（21上相对的另一侧与N型外延层（12终止边相对接;并且第一场氧隔离区（22、第一N+注入区（15、第一P+注入区（16、第一薄栅氧化层28、第二P+注入区（17、第二场氧隔离区（23、第三场氧隔离区（24分别位于N型外延层（12的上表面上;第二N+注入区（18和第三P+注入区（19分别位于N型缓冲区（13上表面上;第二薄栅氧化层29、第三N+注入区（20、第四场氧隔离区（25、第四P+注入区（21分别位于P型体区（14上表面上；第一N+注入区（15、第一P+注入区（16、第一多晶硅栅26、第二N+注入区（1S、第三P+注入区（19五者相连接，且由五者共同连接点构成金属阳极40;第二P+注入区（17、5四P+注入区（21两者相连接，且由两者共同连接点构成电极42;第二多晶桂栅27、第三N+注入区（20、第四P+注入区（21三者相连接，且由三者共同连接点构成金属阴极44;第一N+注入区（15、第一P+注入区（I6、第一多晶硅栅26、第一薄栅氧化层（28、第二P+注入区（17组合构成PMOS结构;第二N+注入区（18、第三P+注入区（19、第三场氧隔离区（24、第二多晶硅栅（2了）、第二薄栅氧化层（29、第三N+注入区（2〇、第四场氧隔离区25、第四P+注入区（21组合构成SCR-LDMOS结构；由第三P+注入区（19、N型缓冲区（13、N型外延层（12、P型体区（14、第三N+注入区20组成PNPN结构的ESD电流泄放通道；由第二P+注入区（17、N型外延层（12、N型缓冲区13、第二N+注入区（18、第三P+注入区（19组成PNP结构的ESD泄放通道。2.根据权利要求1所述一种外部PM0S触发SCR-LDM0S结构的ESD防护器件，其特征在于：还包括第一金属杆30、第二金属杆31、第三金属杆32、第四金属杆33、第五金属杆34、第六金属杆35、第七金属杆36、第八金属杆37、第九金属杆杆38、第十金属杆39、第十一金属杆41、第十二金属杆43;所述第一N+注入区（15与第一金属杆30的其中一端相连接，所述第一P+注入区（ie与第二金属杆31的其中一端相连接，所述第一多晶硅栅26与第三金属杆32的其中一端相连接，所述第二N+注入区（18与第五金属杆34的其中一端相连接，所述第三P+注入区（19与第六金属杆35的其中一端相连接;第一金属杆30的另一端、第二金属杆31的另一端、第三金属杆32的另一端、第五金属杆34的另一端、第六金属杆35的另一端均与第十金属杆39相连接，且由第十金属杆39上引出一电极，构成金属阳极40;所述第二P+注入区（17与第四金属杆33的其中一端相连接，所述第四P+注入区（21与第九金属杆杆38的其中一端相连接，所述第四金属杆33的另一端与第九金属杆杆38的另一端均与第十一金属杆41相连接，且由第十一金属杆41上引出一电极42;所述第二多晶硅栅27与第七金属杆36的其中一端相连接，所述第三N+注入区（20与第八金属杆37的其中一端相连接，第七金属杆36的另一端、第八金属杆37的另一端、第九金属杆杆38的另一端均与第十二金属杆43相连接，且由第十二金属杆43上引出一电极，构成金属阴极44。

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