申请/专利权人：宁波大学

申请日：2017-04-18

公开（公告）日：2020-08-14

公开（公告）号：CN107222187B

主分类号：H03K3/3562(20060101)

分类号：H03K3/3562(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.08.14#授权;2017.10.27#实质审查的生效;2017.09.29#公开

摘要：本发明公开了一种基于FinFET器件的短脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第一二输入或非门、第一二输入与非门和第二二输入与非门；第一二输入或非门、第一二输入或非门和第二二输入与非门分别具有第一输入端、第二输入端和输出端；优点是减少了FinFET管的个数，由于减少了晶体管的串联情况，电路延时和面积得到了进一步优化，由此在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

主权项：1.一种基于FinFET器件的短脉冲型D触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第一二输入或非门、第一二输入与非门和第二二输入与非门；所述的第一二输入或非门、所述的第一二输入或非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第一FinFET管、所述的第三FinFET管和所述的第五FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第四FinFET管和所述的第六FinFET管均为N型FinFET管；所述的第一反相器的输入端为所述的短脉冲型D触发器的时钟端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第一FinFET管的背栅和所述的第一二输入与非门的第一输入端连接，所述的第一FinFET管的源极接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极和所述的第一二输入与非门的第二输入端连接，所述的第二FinFET管的源极接地，所述的第一二输入与非门的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端、所述的第五反相器的输入端、所述的第三FinFET管的前栅和所述的第六FinFET管的背栅连接，所述的第五反相器的输出端、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第四FinFET管的前栅和所述的第五FinFET管的背栅连接，所述的第三FinFET管的源极接入电源，所述的第三FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的短脉冲型D触发器的输入端，所述的第四FinFET管的源极接地，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第一二输入或非门的第二输入端、所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接，所述的第五FinFET管的源极接入电源，所述的第六FinFET管的源极接地，所述的第六反相器的输入端为所述的短脉冲型D触发器的复位端，所述的第六反相器的输出端和所述的第一二输入或非门的第一输入端连接，所述的第一二输入或非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端和所述的第二二输入与非门的第二输入端连接，所述的第二二输入与非门的第一输入端为所述的短脉冲型D触发器的置位端，所述的第二二输入与非门的输出端、所述的第五FinFET管的前栅、所述的第六FinFET管的前栅、所述的第八反相器的输入端和所述的第十反相器的输入端连接，所述的第八反相器的输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端为所述的短脉冲型D触发器的输出端，所述的第十反相器的输出端为所述的短脉冲型D触发器的反相输出端；所述的第一FinFET管和所述的第二FinFET管均为低阈值FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均为高阈值FinFET管，所述的第三反相器、第四反相器和第五反相器为电路结构相同的高阈值反相器，所述的第一反相器、所述的第二反相器、所述的第六反相器、所述的第七反相器、所述的第八反相器、所述的第九反相器和所述的第十反相器均为电路结构相同的低阈值反相器；所述的第一FinFET管和所述的第二FinFET管的阈值电压均为0.1v-0.4v，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.6v-0.7v；所述的低阈值反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管，所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第七FinFET管和所述的第八FinFET管的阈值电压均为0.1v-0.4v；所述的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的低阈值反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的低阈值反相器的输出端，所述的第八FinFET管的源极接地；所述的高阈值反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管和所述的第十FinFET管鳍的个数为1，所述的第九FinFET管和所述的第十FinFET管的阈值电压均为0.6v-0.7v；所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅和所述的第十FinFET管的前栅连接且其连接端为所述的高阈值反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的高阈值反相器的输出端，所述的第十FinFET管的源极接地。

全文数据：一种基于FinFET器件的短脉冲型D触发器技术领域[0001]本发明涉及一种短脉冲型D触发器，尤其是涉及一种基于FinFET器件的短脉冲型D触发器。背景技术[0002]随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提尚。[0003]在超大规模集成电路中，时钟系统的功耗几乎占电路总功耗的三分之一。而在时钟系统中，由触发器及直接驱动触发器的缓冲器产生的功耗约占时钟系统消耗功耗的90%左右。因此，设计具有低功耗性能的触发器对降低整个芯片的功耗具有非常重要的意义。相比主从型触发器，脉冲型触发器结构简单，通常只需要一级锁存器，在功耗及速度方面具有非常大的优势。传统的脉冲型D触发器的电路图如图1所示，脉冲型D触发器采用CMOS设计，电路复杂、所需FinFET管的数量较多、功耗大且需要反馈通路，以致需要额外的钟控时钟传输管以避免短路功耗，这不利于低功耗的设计。同时，由于输出脉冲信号是通过两级反相器的延时得到，导致信号宽度非常短。[0004]FinFET管（鳍式场效晶体管，FinField-EffectTransistor是一种新的互补式金氧半导体CMOS晶体管，具有功耗低和面积小的优点。FinFET管作为一种新型的3D晶体管，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。FinFET器件的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流，从而减小了电路的动态和漏功耗。[0005]鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的短脉冲型D触发器具有重要意义。发明内容[0006]本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的短脉冲型D触发器。[0007]本发明解决上述技术问题所采用的技术方案为:一种基于FinFET器件的短脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第一二输入或非门、第一二输入与非门和第二二输入与非门；所述的第一二输入或非门、所述的第一二输入或非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端;所述的第一FinFET管、所述的第三FinFET管和所述的第五FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第四FinFET管和所述的第六FinFET管均为N型FinFET管;所述的第一反相器的输入端为所述的短脉冲型D触发器的时钟端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第一FinFET管的背栅和所述的第一二输入与非门的第一输入端连接，所述的第一FinFET管的源极接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极和所述的第一二输入与非门的第二输入端连接，所述的第二FinFET管的源极接地，所述的第一二输入与非门的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端、所述的第五反相器的输入端、所述的第三FinFET管的前栅和所述的第六FinFET管的背栅连接，所述的第五反相器的输出端、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第四FinFET管的前栅和所述的第五FinFET管的背栅连接，所述的第三FinFET管的源极接入电源，所述的第三FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的短脉冲型D触发器的输入端，所述的第四FinFET管的源极接地，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第一二输入或非门的第二输入端、所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接，所述的第五FinFET管的源极接入电源，所述的第六FinFET管的源极接地，所述的第六反相器的输入端为所述的短脉冲型D触发器的复位端，所述的第六反相器的输出端和所述的第一二输入或非门的第一输入端连接，所述的第一二输入或非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端和所述的第二二输入与非门的第二输入端连接，所述的第二二输入与非门的第一输入端为所述的短脉冲型D触发器的置位端，所述的第二二输入与非门的输出端、所述的第五FinFET管的前栅、所述的第六FinFET管的前栅、所述的第八反相器的输入端和所述的第十反相器的输入端连接，所述的第八反相器的输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端为所述的短脉冲型D触发器的输出端，所述的第十反相器的输出端为所述的短脉冲型D触发器的反相输出端;所述的第一FinFET管和所述的第二FinFET管均为低阈值FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均为高阈值FinFET管，，所述的第三反相器、第四反相器和第五反相器为电路结构相同的高阈值反相器，所述的第一反相器、所述的第二反相器、所述的第六反相器、所述的第七反相器、所述的第八反相器、所述的第九反相器和所述的第十反相器均为电路结构相同的低阈值反相器。[0008]所述的第一FinFET管、所述的第二FinFET管、所述的第五FinFET管和所述的第六FinFET管鳍的个数为1，所述的第三FinFET管和所述的第四FinFET管鳍的个数为4。[0009]所述的第一FinFET管和所述的第二FinFET管的阈值电压均为0.lv-o.4v，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.6v-0.7v。[0010]所述的低阈值反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管，所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第七FinFET管和所述的第八FinFET管的阈值电压均为0.1v-0.4V;所述的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的低阈值反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的低阈值反相器的输出端，所述的第八FinFET管的源极接地。[0011]所述的高阈值反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管和所述的第十FinFET管鳍的个数为1，所述的第九FinFET管和所述的第十FinFET管的阈值电压均为0.6v-〇.7v;所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅和所述的第十FinFET管的前栅连接且其连接端为所述的高阈值反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的高阈值反相器的输出端，所述的第十FinFET管的源极接地。[0012]所述的第一二输入或非门包括第^^一FinFET管和第十二FinFET管，所述的第^^一FinFET管为P型FinFET管，所述的第十二FinFET管为N型FinFET管，所述的第^^一FinFET管为高阈值FinFET管，所述的第十二FinFET管为低阈值FinFET管;所述的第^^一FinFET管的源极接入电源，所述的第i^一FinFET管的前栅和所述的第十二FinFET管的前栅连接且其连接端为所述的第一二输入或非门的第一输入端，所述的第十一FinFET管的背栅和所述的第十二FinFET管的背栅连接且其连接端为所述的第一二输入或非门的第二输入端，所述的第i^一FinFET管的漏极和所述的第十二FinFET管的漏极连接且其连接端为所述的第一二输入或非门的输出端，所述的第十二FinFET管的源极接地。[0013]所述的第^^一FinFET管的阈值电压为0.6v-0.7v，所述的第十二FinFET管的阈值电压为0.lv-0.4v，所述的第^^一FinFET管鳍的个数为2,所述的第十二FinFET管鳍的个数为1。[0014]所述的第一二输入与非门包括第十三FinFET管和第十四FinFET管，所述的第十三FinFET管为P型FinFET管，所述的第十四FinFET管为N型FinFET管，所述的第十三FinFET管为低阈值FinFET管，所述的第十四FinFET管为高阈值FinFET管;所述的第十三FinFET管的源极接入电源，所述的第十三FinFET管的前栅和所述的第十四FinFET管的前栅连接且其连接端为所述的第一二输入与非门的第一输入端，所述的第十三FinFET管的背栅和所述的第十四FinFET管的背栅连接且其连接端为所述的第一二输入与非门的第二输入端，所述的第十三FinFET管的漏极和所述的第十四FinFET管的漏极连接且其连接端为所述的第一二输入与非门的输出端，所述的第十四FinFET管的源极接地，所述的第二二输入与非门的电路结构与所述的第一二输入与非门相同。[0015]所述的第十三FinFET管的阈值电压为0.1v-0.4V，所述的第十四FinFET管的阈值电压为0.6v_0.7v。[0016]所述的第十三FinFET管鳍的个数为1，所述的第十四FinFET管鳍的个数为2。[0017]与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第一二输入或非门、第一二输入与非门和第二二输入与非门构建短脉冲型D触发器，其中第一FinFET管、第二FinFET管、第一二输入与非门、第三反相器、第四反相器和第五反相器组成脉冲发生电路，短脉冲型D触发器的时钟端接入时钟信号clk，当时钟信号Clk=O时，第一FinFET管打开，第一FinFET管的漏极充电至高电平，第一二输入与非门的输出信号为高电平，经过第三反相器和第四反相器后的输出信号xb=0,经过第五反相器反相的输出信号x=0，第二FinFET管关闭；当时钟信号clk=l时，第一FinFET管关闭，第一FinFET管的漏极悬空，由于前一时刻第一FinFET管的漏极充电至高电平，第一二输入与非门的输出信号为低电平，经过第三反相器和第四反相器的输出信号xb=0,经过第五反相器反相的输出信号x=l，第二FinFET管，打开，第一FinFET管的漏极放电至低电平，第一二输入与非门的输出信号经过两级反相器得到xb=l，经过第五反相器反相的输出信号x=0,这样就实现了短脉冲信号；由于信号X是经第三反相器、第四反相器和第五反相器这三个高阈值反相器输出产生，可以保证产生的短脉冲信号具有足够的宽度。同时，因脉冲发生电路主体是由高阈值的三个反相器组成，虽然在速度上会有所牺牲，但是电路漏功耗会极大降低，并且本发明中将高阈值FinFET管和低阈值FinFET管结合使用，N型的高阈值FinFET管具有“与功能”，P型的高阈值FinFET管具有“或功能”，由此减少了FinFET管的个数，由于减少了晶体管的串联情况，电路延时和面积得到了进一步优化，由此在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。附图说明[0018]图1为传统的脉冲型D触发器的电路图；[0019]图2为本发明的基于FinFET器件的短脉冲型D触发器的电路图；[0020]图3a为本发明的基于FinFET器件的短脉冲型D触发器的低阈值反相器的电路图；[0021]图3b为本发明的基于FinFET器件的短脉冲型D触发器的低阈值反相器的符号图；[0022]图4a为本发明的基于FinFET器件的短脉冲型D触发器的高阈值反相器的电路图；[0023]图4b为本发明的基于FinFET器件的短脉冲型D触发器的高阈值反相器的符号图；[0024]图5a为本发明的基于FinFET器件的短脉冲型D触发器的第一二输入或非门的电路图；[0025]图5b为本发明的基于FinFET器件的短脉冲型D触发器的第一二输入或非门的符号图；[0026]图6a为本发明的基于FinFET器件的短脉冲型D触发器的第一二输入与非门的电路图；[0027]图6b为本发明的基于FinFET器件的短脉冲型D触发器的第一二输入与非门的符号图；[0028]图7为本发明的基于FinFET器件的短脉冲型D触发器在BSIM頂G标准工艺下的仿真波形图。具体实施方式[0029]以下结合附图实施例对本发明作进一步详细描述。[0030]实施例一:如图2所示，一种基于FinFET器件的短脉冲型D触发器，包括第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8、第九反相器F9、第十反相器FlO、第一二输入或非门Ol、第一二输入与非门Ul和第二二输入与非门U2;第一二输入或非门01、第一二输入或非门01和第二二输入与非门U2分别具有第一输入端、第二输入端和输出端;第一FinFET管M1、第三FinFET管M3和第五FinFET管M5均为P型FinFET管，第二FinFET管M2、第四FinFET管M4和第六FinFET管M6均为N型FinFET管，第一FinFET管Ml、第二FinFET管M2、第五FinFET管M5和第六FinFET管M6鳍的个数为1，第三FinFET管M3和第四FinFET管M4鳍的个数为4;第一反相器Fl的输入端为短脉冲型D触发器的时钟端，接入时钟信号CLK，第一反相器Fl的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端、第一FinFET管Ml的前栅、第一FinFET管Ml的背栅和第一二输入与非门Ul的第一输入端连接，第一FinFET管Ml的源极接入电源VDD，第一FinFET管Ml的漏极、第二FinFET管M2的漏极和第一二输入与非门Ul的第二输入端连接，第二FinFET管M2的源极接地，第一二输入与非门Ul的输出端和第三反相器F3的输入端连接，第三反相器F3的输出端和第四反相器F4的输入端连接，第四反相器F4的输出端、第五反相器F5的输入端、第三FinFET管M3的前栅和第六FinFET管M6的背栅连接，第五反相器F5的输出端、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第四FinFET管M4的前栅和第五FinFET管M5的背栅连接，第三FinFET管M3的源极接入电源VDD，第三FinFET管M3的背栅和第四FinFET管M4的背栅连接且其连接端为短脉冲型D触发器的输入端，接入输入信号D，第四FinFET管M4的源极接地，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第一二输入或非门01的第二输入端、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接，第五FinFET管M5的源极接入电源VDD，第六FinFET管M6的源极接地，第六反相器F6的输入端为短脉冲型D触发器的复位端，接入复位信号rn，第六反相器F6的输出端和第一二输入或非门01的第一输入端连接，第一二输入或非门01的输出端和第七反相器F7的输入端连接，第七反相器F7的输出端和第二二输入与非门U2的第二输入端连接，第二二输入与非门U2的第一输入端为短脉冲型D触发器的置位端，接入置位信号sn，第二二输入与非门U2的输出端、第五FinFET管M5的前栅、第六FinFET管M6的前栅、第八反相器F8的输入端和第十反相器FlO的输入端连接，第八反相器F8的输出端和第九反相器F9的输入端连接，第九反相器F9的输出端为短脉冲型D触发器的输出端，第十反相器FlO的输出端为短脉冲型D触发器的反相输出端；第一FinFET管Ml和第二FinFET管M2均为低阈值FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为高阈值FinFET管，，第三反相器F3、第四反相器F4和第五反相器F5为电路结构相同的高阈值反相器，第一反相器F1、第二反相器F2、第六反相器F6、第七反相器F7、第八反相器F8、第九反相器F9和第十反相器FlO均为电路结构相同的低阈值反相器。[0031]实施例二:如图2所示，一种基于FinFET器件的短脉冲型D触发器，包括第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8、第九反相器F9、第十反相器FlO、第一二输入或非门01、第一二输入与非门Ul和第二二输入与非门U2;第一二输入或非门01、第一二输入或非门01和第二二输入与非门U2分别具有第一输入端、第二输入端和输出端;第一FinFET管M1、第三FinFET管M3和第五FinFET管M5均为P型FinFET管，第二FinFET管M2、第四FinFET管M4和第六FinFET管M6均为N型FinFET管，第一FinFET管Ml、第二FinFET管M2、第五FinFET管M5和第六FinFET管M6鳍的个数为I，第三FinFET管M3和第四FinFET管M4鳍的个数为4;第一反相器Fl的输入端为短脉冲型D触发器的时钟端，接入时钟信号CLK，第一反相器Fl的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端、第一FinFET管Ml的前栅、第一FinFET管Ml的背栅和第一二输入与非门Ul的第一输入端连接，第一FinFET管Ml的源极接入电源VDD，第一FinFET管Ml的漏极、第二FinFET管M2的漏极和第一二输入与非门Ul的第二输入端连接，第二FinFET管M2的源极接地，第一二输入与非门Ul的输出端和第三反相器F3的输入端连接，第三反相器F3的输出端和第四反相器F4的输入端连接，第四反相器F4的输出端、第五反相器F5的输入端、第三FinFET管M3的前栅和第六FinFET管M6的背栅连接，第五反相器F5的输出端、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第四FinFET管M4的前栅和第五FinFET管M5的背栅连接，第三FinFET管M3的源极接入电源VDD，第三FinFET管M3的背栅和第四FinFET管M4的背栅连接且其连接端为短脉冲型D触发器的输入端，接入输入信号D，第四FinFET管M4的源极接地，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第一二输入或非门Ol的第二输入端、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接，第五FinFET管M5的源极接入电源VDD，第六FinFET管M6的源极接地，第六反相器F6的输入端为短脉冲型D触发器的复位端，接入复位信号rn，第六反相器F6的输出端和第一二输入或非门01的第一输入端连接，第一二输入或非门01的输出端和第七反相器F7的输入端连接，第七反相器F7的输出端和第二二输入与非门U2的第二输入端连接，第二二输入与非门U2的第一输入端为短脉冲型D触发器的置位端，接入置位信号sn，第二二输入与非门U2的输出端、第五FinFET管M5的前栅、第六FinFET管M6的前栅、第八反相器F8的输入端和第十反相器FlO的输入端连接，第八反相器F8的输出端和第九反相器F9的输入端连接，第九反相器F9的输出端为短脉冲型D触发器的输出端，第十反相器FlO的输出端为短脉冲型D触发器的反相输出端；第一FinFET管Ml和第二FinFET管M2均为低阈值FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为高阈值FinFET管，，第三反相器F3、第四反相器F4和第五反相器F5为电路结构相同的高阈值反相器，第一反相器F1、第二反相器F2、第六反相器F6、第七反相器F7、第八反相器F8、第九反相器F9和第十反相器FlO均为电路结构相同的低阈值反相器。[0032]本实施例中，第一FinFET管Ml和第二FinFET管M2的阈值电压均为0.Iv-0.4v，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6的阈值电压均为0.6v-0.7v〇[0033]如图3a和图3b所示，本实施例中，低阈值反相器包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管，第七FinFET管M7和第八FinFET管M8鳍的个数均为1，第七FinFET管M7和第八FinFET管M8的阈值电压均为0.lv-0.4v;第七FinFET管M7的源极接入电源VDD，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为低阈值反相器的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为低阈值反相器的输出端，第八FinFET管M8的源极接地。[0034]如图4a和图3b所示，本实施例中，高阈值反相器包括第九FinFET管M9和第十FinFET管MlO，第九FinFET管M9为P型FinFET管，第十FinFET管MlO为N型FinFET管，第九FinFET管M9和第十FinFET管MlO鳍的个数为1，第九FinFET管M9和第十FinFET管MlO的阈值电压均为0.6v-0.7v;第九FinFET管M9的源极接入电源VDD，第九FinFET管M9的前栅和第十FinFET管MlO的前栅连接且其连接端为高阈值反相器的输入端，第九FinFET管M9的漏极和第十FinFET管MlO的漏极连接且其连接端为高阈值反相器的输出端，第十FinFET管MlO的源极接地。[0035]如图5a和图5b所示，本实施例中，第一二输入或非门01包括第^^一FinFET管Ml1和第十二FinFET管M12，第^-一FinFET管Ml1为P型FinFET管，第十二FinFET管M12为N型FinFET管，第^-一FinFET管Ml1为高阈值FinFET管，第十二FinFET管Ml2为低阈值FinFET管，第^^一FinFET管Mll鳍的个数为2,第十二FinFET管M12鳍的个数为1;第^^一FinFET管Mll的源极接入电源VDD，第^^一FinFET管Mll的前栅和第十二FinFET管M12的前栅连接且其连接端为第一二输入或非门01的第一输入端，第i^一FinFET管Ml1的背栅和第十二FinFET管M12的背栅连接且其连接端为第一二输入或非门01的第二输入端，第i^一FinFET管Mll的漏极和第十二FinFET管M12的漏极连接且其连接端为第一二输入或非门01的输出端，第十二FinFET管Ml2的源极接地。[0036]本实施例中，第^^一FinFET管Ml1的阈值电压为0.6v-0.7v，第十二FinFET管Ml2的阈值电压为〇.lv-0.4v。[0037]如图6a和图6⑻所示，本实施例中，第一二输入与非门Ul包括第十三FinFET管M13和第十四FinFET管M14,第十三FinFET管M13为P型FinFET管，第十四FinFET管M14为N型FinFET管，第十三FinFET管Ml3为低阈值FinFET管，第十四FinFET管M14为高阈值FinFET管，第十三FinFET管M13鳍的个数为1，第十四FinFET管M14鳍的个数为2;第十三FinFET管M13的源极接入电源VDD，第十三FinFET管M13的前栅和第十四FinFET管M14的前栅连接且其连接端为第一二输入与非门Ul的第一输入端，第十三FinFET管M13的背栅和第十四FinFET管M14的背栅连接且其连接端为第一二输入与非门Ul的第二输入端，第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接且其连接端为第一二输入与非门Ul的输出端，第十四FinFET管M14的源极接地，第二二输入与非门U2的电路结构与第一二输入与非门Ul相同。[0038]本实施例中，第十三FinFET管M13的阈值电压为0.lv-0.4v，第十四FinFET管M14的阈值电压为〇.6v-〇.7v。[0039]本发明的基于FinFET器件的短脉冲型D触发器电路的工作原理如下：[0040]当时钟信号clk=0时，第一FinFET管Ml打开，第一FinFET管Ml的漏极充电至高电平，第一二输入与非门U的1输出信号经过第三反相器F3和第四反相器F4得到xb=l，经过第五反相器F5输出信号x=0,第二FinFET管M2关闭。当时钟信号elk=1时，第一FinFET管Ml关闭，第一FinFET管Ml的漏极悬空，由于前一时刻第一FinFET管Ml的漏极充电至高电平，第一二输入与非门Ul的输出信号经过第三反相器F3和第四反相器F4得到xb=0,经过第五反相器F5反相，输出信号X=1，第二FinFET管M2打开，第一FinFET管Ml的漏极放电至低电平;第一二输入与非门Ul的输出信号经过第三反相器F3和第四反相器F4得到Xb=I，经过第五反相器F5反相，输出信号x=0,这样就实现了短脉冲信号。[0041]当置位信号sn=0时，输入信号D、复位信号rn和时钟信号elk不影响输出信号，第二二输入与非门U2的输出信号为高电平，通过第八反相器F8和第九反相器F9,短脉冲型D触发器的输出信号Q充电至高电平，实现数据置位功能。[0042]当置位信号sn=l、复位信号rn=0时，输入信号D和时钟信号elk不影响输出信号，第二二输入与非门U2的输出信号为低电平，通过第八反相器F8和第九反相器F9,输出信号Q充电至低电平，实现数据复位功能。[0043]当置位信号sn=l、复位信号rn=l时，第二二输入与非门U2等效于反相器。当X=0、xb=l时，第三FinFET管M3、第四FinFET管M4关闭，输入信号D等效于屏蔽在外，第五FinFET管M5和第六FinFET管M6打开，实现数据静态锁存功能。当X=I、xb=0时，第五FinFET管M5和第六FinFET管M6关闭，第三FinFET管M3和第四FinFET管M4打开，实现数据赋值功能。[0044]为了比较本发明所提出的一种基于FinFET器件的短脉冲型D触发器在BSIMMG这种标准工艺下相对于传统的脉冲型D触发器的各种性能，使用电路仿真工具HSPICE在电路的输入频率为250MHz、500MHz、IGMHz、2GHz的条件下对两种电路结构进行了仿真比较分析，BSIMIMG工艺库对应的电源电压为IV。本发明的基于FinFET器件的短脉冲型D触发器在BSHOMG标准工艺下的仿真波形如图7所示。[0045]表1为在BSIMMG标准工艺，输入频率为250MHz下，本发明基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器性能比较。其中基于FinFET器件的短脉冲型D触发器和传统脉冲型D触发器下表全部简称为本发明短脉冲型D触发器和传统脉冲型D触发器。[0046]表1[0047][0048]从表1中可以得出：本发明的基于FinFET器件的短脉冲型D触发器与传统的脉冲型D触发器相比，晶体管数量减少2个，脉冲宽度增加了36%，平均总功耗分别降低了3.1%。[0049]表2为在BS頂MG标准工艺，输入频率为500MHz下本发明基于FinFET器件的短脉冲型D触发器与传统的脉冲型D触发器比较。[0050]表2[0051][0052]从表2中可以得出：本发明的基于FinFET器件的短脉冲型D触发器传统的脉冲型D触发器相比，晶体管数量减少2个，脉冲宽度增加了36%，平均总功耗分别降低了9.5%。[0053]表3为在BSHOMG标准工艺，输入频率为IGHz下本发明基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器比较。[0054]表3[0055][0056]从表3中可以得出：本发明基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器相比，晶体管数量减少2个，脉冲宽度增加了36%，平均总功耗分别降低了15.2%。[0057]表4为在BSIMMG标准工艺，输入频率为2GHz下，本发明的基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器比较。[0058]表4[0059][0060]从表4中可以得出：本发明基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器相比，晶体管数量减少2个，脉冲宽度增加了36%，平均总功耗分别降低了4.3%。[0061]由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的短脉冲型D触发器和传统的脉冲型D触发器相比，晶体管的数量减少了2个，功耗得到了明显的优化。[0062]本发明的基于FinFET器件的短脉冲型D触发器的状态转换表如表5所示。[0063]

权利要求：1.一种基于FinFET器件的短脉冲型D触发器，其特征在于包括第一FinFET管、第二FinroT管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinroT管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第一二输入或非门、第一二输入与非门和第二二输入与非门；所述的第一二输入或非门、所述的第一二输入或非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第一FinFET管、所述的第三FinFET管和所述的第五FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第四FinFET管和所述的第六FinFET管均为N型FinFET管；所述的第一反相器的输入端为所述的短脉冲型D触发器的时钟端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第一FinroT管的背栅和所述的第一二输入与非门的第一输入端连接，所述的第一FinFET管的源极接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极和所述的第一二输入与非门的第二输入端连接，所述的第二FinFET管的源极接地，所述的第一二输入与非门的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端、所述的第五反相器的输入端、所述的第三FinFET管的前栅和所述的第六FinFET管的背栅连接，所述的第五反相器的输出端、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第四FinroT管的前栅和所述的第五FinroT管的背栅连接，所述的第三FinroT管的源极接入电源，所述的第三FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的短脉冲型D触发器的输入端，所述的第四FinFET管的源极接地，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第一二输入或非门的第二输入端、所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接，所述的第五FinFET管的源极接入电源，所述的第六FinFET管的源极接地，所述的第六反相器的输入端为所述的短脉冲型D触发器的复位端，所述的第六反相器的输出端和所述的第一二输入或非门的第一输入端连接，所述的第一二输入或非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端和所述的第二二输入与非门的第二输入端连接，所述的第二二输入与非门的第一输入端为所述的短脉冲型D触发器的置位端，所述的第二二输入与非门的输出端、所述的第五FinFET管的前栅、所述的第六FinFET管的前栅、所述的第八反相器的输入端和所述的第十反相器的输入端连接，所述的第八反相器的输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端为所述的短脉冲型D触发器的输出端，所述的第十反相器的输出端为所述的短脉冲型D触发器的反相输出端；所述的第一FinFET管和所述的第二FinFET管均为低阈值FinFET管，所述的第三FinroT管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均为高阈值FinFET管，，所述的第三反相器、第四反相器和第五反相器为电路结构相同的高阈值反相器，所述的第一反相器、所述的第二反相器、所述的第六反相器、所述的第七反相器、所述的第八反相器、所述的第九反相器和所述的第十反相器均为电路结构相同的低阈值反相器。2.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第五FinroT管和所述的第六FinFET管鳍的个数为1，所述的第三FinroT管和所述的第四FinroT管鳍的个数为4。3.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第一FinroT管和所述的第二FinroT管的阈值电压均为0.lv-0.4v，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.6v-0.7v〇4.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的低阈值反相器包括第七FinroT管和第八FinroT管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管，所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第七FinFET管和所述的第八FinFET管的阈值电压均为0.lv-0.4v;所述的第七FinroT管的源极接入电源，所述的第七FinroT管的前栅和所述的第八FinroT管的前栅连接且其连接端为所述的低阈值反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的低阈值反相器的输出端，所述的第八FinFET管的源极接地。5.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的高阈值反相器包括第九FinroT管和第十FinroT管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管和所述的第十FinFET管鳍的个数为1，所述的第九FinFET管和所述的第十FinFET管的阈值电压均为0.6v-0.7v;所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅和所述的第十FinroT管的前栅连接且其连接端为所述的高阈值反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的高阈值反相器的输出端，所述的第十FinFET管的源极接地。6.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第一二输入或非门包括第i^一FinFET管和第十二FinFET管，所述的第^^一FinFET管为P型FinFET管，所述的第十二FinFET管为N型FinroT管，所述的第^^一Fini^ET管为高阈值FinFET管，所述的第十二FinFET管为低阈值FinFET管;所述的第^^一Fir^ET管的源极接入电源，所述的第i^一FinFET管的前栅和所述的第十二FinFET管的前栅连接且其连接端为所述的第一二输入或非门的第一输入端，所述的第^^一FinroT管的背栅和所述的第十二FinroT管的背栅连接且其连接端为所述的第一二输入或非门的第二输入端，所述的第十一FinFET管的漏极和所述的第十二FinFET管的漏极连接且其连接端为所述的第一二输入或非门的输出端，所述的第十二FinroT管的源极接地。7.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第^^一FinFET管的阈值电压为0.6v-0.7v，所述的第十二FinFET管的阈值电压为0.Iv-〇.4v，所述的第^^一FinroT管鳍的个数为2,所述的第十二FinroT管鳍的个数为1。8.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第一二输入与非门包括第十三FinFET管和第十四FinFET管，所述的第十三FinFET管为P型FinFET管，所述的第十四FinFET管为N型FinroT管，所述的第十三FinroT管为低阈值FinFET管，所述的第十四FinFET管为高阈值FinFET管;所述的第十三FinroT管的源极接入电源，所述的第十三FinFET管的前栅和所述的第十四FinFET管的前栅连接且其连接端为所述的第一二输入与非门的第一输入端，所述的第十三FinroT管的背栅和所述的第十四FinroT管的背栅连接且其连接端为所述的第一二输入与非门的第二输入端，所述的第十三FinFET管的漏极和所述的第十四FinFET管的漏极连接且其连接端为所述的第一二输入与非门的输出端，所述的第十四FinFET管的源极接地，所述的第二二输入与非门的电路结构与所述的第一二输入与非门相同。9.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第十三FinFET管的阈值电压为0.lv-O.4v，所述的第十四FinFET管的阈值电压为0.6v-0.7v〇10.根据权利要求1所述的一种基于FinFET器件的短脉冲型D触发器，其特征在于所述的第十三FinFET管鳍的个数为1，所述的第十四FinFET管鳍的个数为2。

百度查询： 宁波大学 一种基于FinFET器件的短脉冲型D触发器

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