申请/专利权人：格罗方德半导体公司

申请日：2017-07-07

公开（公告）日：2020-08-18

公开（公告）号：CN107591400B

主分类号：H01L27/088(20060101)

分类号：H01L27/088(20060101);H01L21/8234(20060101)

优先权：["20160707 US 15/204,259"]

专利状态码：有效-授权

法律状态：2020.08.18#授权;2018.02.09#实质审查的生效;2018.01.16#公开

摘要：本发明涉及具有可变鳍片间距的垂直传输FINFET装置，其中，一种半导体装置包括以局部可变的鳍片间距布置的多个垂直传输鳍式场效应晶体管。在该装置的第一区域内，多个第一鳍片以第一间距d1布置，且在该装置的第二区域内，多个第二鳍片以小于该第一间距的第二间距d2布置。该多个第二鳍片共享合并的源、漏及栅区，而该多个第一鳍片的源、漏及栅区未合并。

主权项：1.一种垂直传输FinFET装置，包括：半导体衬底；多个第一鳍片，在该半导体衬底上以第一间距d1布置；多个第二鳍片，在该半导体衬底上以第二间距d2布置，其中，该第一间距与该第二间距之比d1d2大于1；源区，在该多个第二鳍片的相应第一端与该多个第二鳍片共同电性接触；以及漏区，在该多个第二鳍片的相应第二端与该多个第二鳍片共同电性接触，该多个第二鳍片分别还包括位于该源区及该漏区之间的沟道区。

全文数据：具有可变鳍片间距的垂直传输FINFET装置技术领域[0001]本申请通常涉及半导体装置，尤其涉及垂直传输鳍式场效应晶体管（vertical-transportfinfieldeffecttransistor;VT-FinFET及其制造方法。背景技术[0002]完全耗尽装置例如鳍式场效应晶体管FinFET是能够使下一代栅极长度缩小至14纳米及以下的候选装置。鳍式场效应晶体管FinFET提供三维架构，其中，将晶体管沟道抬升于半导体衬底的表面上方，而不是将沟道设置于该表面或在该表面下方。抬升式沟道使栅极可包覆沟道的侧面，以提供装置的改进静电控制。[0003]FinFET的制造通常运用自对准制程，以通过使用选择性蚀刻技术在衬底的表面上生产极薄的鰭片，例如10纳米厚或更小。接着，沉积栅极结构以接触各鳍片的多个表面，从而形成多栅极架构。不过，尽管该薄沟道支持装置的鲁棒控制，但其形状限制装置开启时电流的流动。在这点上，通常平行布置多个鳍片，以提供较高的驱动强度。[0004]垂直传输FET是源-漏电流沿衬底表面法线方向流动的装置。在垂直传输FinFET装置中，鳍片通过位于鳍片的相对端也就是上下端）的源漏区定义沟道。该垂直传输场效应晶体管的一个优点是沟道长度不通过光刻定义，而是通过例如外延或层沉积等方法定义，以支持精确的尺寸控制。另一个优点是最大栅极长度不受晶体管密度或间距限制。[0005]与垂直传输FET架构相关联的一个限制是低有效沟道宽度Weff。与其中可增加鳍片高度以提供额外的沟道剖面的传统FinFET相比，在垂直传输结构中增加鳍片尺寸或是不利地消耗额外的实体区域，或是增加源漏极之间的距离并因此增加电阻。相应地，提供与现有电路设计兼容同时支持高驱动强度的鲁棒垂直传输FinFET制程及相关结构将是有利的。发明内容[0006]依据本申请的实施例，一种垂直传输FinFET装置包括局部可变的鳍片间距，也就是局部可变的鳍片周期性。具体地说，在该装置的分立区域内分别合并源、漏及沟道区，以形成合并架构，其中，鳍片间距小于在未合并（隔离结构中可实现的鳍片间距。该更紧密的鳍片间距可有意义地改进逻辑电路密度、性能以及可制造性。而且，该更紧密的鳍片间距及伴随的合并架构改进相关联的电路的驱动及电容，其尤其有利于各种电路包括反相器电路的操作。[0007]依据各种实施例，在半导体衬底上形成半导体装置。在该半导体衬底上以第一间距dl布置多个第一鳍片，并以第二间距d2布置多个第二鳍片，以使该第一间距与该第二间距之比dld2大于1。[0008]在另外的示例实施例中，半导体装置包括以15至30纳米的间距在半导体衬底上布置的多个鳍片。源区在多个鳍片的相应第一端与该多个鳍片共同电性接触，且漏区在多个鳍片的相应第二端与该多个鳍片共同电性接触，从而在该源区及该漏区之间定义沟道区。在该沟道区的侧壁上设置栅极介电层，以及设置位于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离的栅极导体层。[0009]一种形成垂直传输半导体装置的方法包括在半导体衬底上形成多个第一鳍片及第二鳍片，以使该多个第一鳍片以第一间距dl布置且该多个第二鳍片以第二间距d2布置，其中dld2。形成在多个该第二鳍片的相应第一端与该多个该第二鳍片电性接触的合并源区；以及形成在多个该第二鳍片的相应第二端与该多个该第二鳍片电性接触的合并漏区。该多个第二鳍片还包括定义于该合并源区及该合并漏区之间的沟道区。附图说明[0010]下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：[0011]图1显示依据各种实施例具有合并的源、漏及栅区的示例垂直传输鳍式场效应晶体管的简化示意图；[0012]图2显不具有隔离的源漏区及栅极堆叠的垂直传输场效应晶体管；[0013]图3显示结合各种实施例用以制造垂直传输场效应晶体管的示例半导体衬底；[00M]图4显示自半导体衬底的半导体层延伸的设有硬掩膜覆盖层的多个鳍片的示意图；[0015]图5显示在该鳍片侧壁上形成牺牲间隙壁层；[0016]图6显示在邻近该鳍片的该半导体衬底内形成自对准外延漏区；[0017]图7显示在该鳍片的侧壁上方以及上下介电间隙壁层之间形成共享栅极堆叠；[0018]图8显示移除该硬掩膜覆盖层并形成与多个鳍片的上表面接触的合并源区；[0019]图9显示包括第一装置区域包括具有隔离的源、栅及漏区的以第一间距隔开的鳍片）以及第二装置区域包括具有合并的源、栅及漏区的以小于该第一间距的第二间距隔开的鳍片）的混合晶体管架构的示意剖视图；以及[0020]图10显示图9的混合晶体管架构沿线X-X的平面视图。具体实施方式[0021]现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。[0022]本申请的实施例通常涉及半导体装置的制造，尤其涉及垂直传输鳍式场效应晶体管V-FinFET的制造。示例装置包括具有合并的源、漏及栅区的垂直传输鳍式场效应晶体管。该源、漏及栅极的合并消除了在相邻栅极之间保持间隔的需要，以支持传统的隔离装置无法实现的鳍片间距以及随之的Weff密度。[0023]请参照图1，依据各种实施例的半导体装置包括衬底1〇〇,在其上形成有多个鳍片300。合并源漏区500、600分别在鳍片300的相对端与鳍片300接触，而合并栅极堆叠400接触鳍片300的侧壁，以在该源漏区之间定义沟道区。在图丨的几何结构中，鳍片300平行布置于合并源区500与合并漏区600之间。[0024]相比之下，图2中显示传统的装置。图2的装置包括垂直鳍片结构，该垂直鳍片结构具有设于半导体衬底10的隔离层12上的多个鳍片30,该半导体衬底包括支撑衬底11。各鳍片30包括隔离、独立的栅极堆叠40以及隔离、独立的源漏区50。鳍片30串联布置于源漏区5m[0025]应当了解，由于P1的装置中的栅极堆叠400在多个鳍片300上合并，因此该合并架构相较图2的未合并、隔离架构，垂直鳍片间距d可较小且相关联的有效宽度Weff可显著较大。这允许逻辑电路密度显著增加，其直接有利于装置速度。[0026]依据各种实施例，传统的未合并^恤附架构的鳍片间距⑹与当前揭示的合并结构的鳍片间距之比大于1，也就是1.5、2、2.5或3,包括在任意上述值之间的范围。通过消除在相邻栅极之间保持间隔的需要可至少部分实现更紧密的间距。[0027]现在请参照图3至8，该些附图与下面的说明一起提供用以制造图1的合并装置架构的示例方法。[0028]请参照图3,可使用半导体衬底100来形成晶体管架构。半导体衬底1〇〇可为半导体材料例如硅或含硅材料，包括块体衬底。含硅材料包括但不限于单晶硅、多晶硅、单晶硅锗SiGe、多晶硅锗、碳掺杂硅Si:〇、非晶硅，以及其组合及多层。示例硅衬底包括绝缘体上娃（silicon-on-insulator;SOI衬底、蓝宝石上桂（siiicon-on-sapphire;SOS衬底，以及类似物。本文中所使用的术语“单晶”是指结晶固体，其中，整个样本的晶格至该样本的边缘基本连续且基本不断裂，基本没有晶界。[0029]衬底100不限于含硅材料，因为衬底100可包括其它半导体材料，包括Ge及复合半导体，例如GaAS、InAs以及其它类似半导体。在所示实施例中，衬底100为绝缘体上半导体semiconductor-on-insulator;S0I衬底且自下而上包括支撑衬底110、隔离层120,以及半导体材料层130。[0030]衬底100可具有现有技术中通常使用的尺寸。示例衬底可包括半导体晶圆。晶圆直径包括但不限于50、100、150、200、300以及450纳米。总衬底厚度可在从250微米至1500微米的范围内变化，不过在特定实施例中，衬底厚度在725至775微米的范围内，其对应硅CMOS制程中常使用的厚度尺寸。例如，支撑衬底110可包括100取向硅或（111取向硅。[0031]隔离层120可包括绝缘体上半导体SOI衬底的埋置氧化物buriedoxide;B0X块体硅衬底的氧化层，或掺杂极性与覆盖源漏极的掺杂极性相反的轻掺杂块体硅层。隔离层120的厚度可在从30至300纳米的范围内变化，例如30、50、100、150、200、250或300纳米，包括在任意上述值之间的范围。隔离层120可包括例如二氧化硅Si02。或者，隔离层120可包括氮化硅、氮氧化硅、低k材料，或这些材料的任意合适组合。[0032]示例低k材料包括但不限于非晶碳、氟掺杂氧化物、碳掺杂氧化物、SiCOH或SiBCN。市场上有售的低k介电产品及材料包括道康宁DowCorning公司的SiLK及多孔SiLK，应用材料（AppliedMaterials公司的BlackDiamond，德州仪器（TexasInstrument公司的Coral以及台积电（TSMC公司的BlackDiamond及Coral。本文中所使用的低姑才料具有小于二氧化硅的介电常数的介电常数。在隔离层120上方设置半导体材料层130。[0033]半导体材料层130可包括与衬底100关联的上述任意半导体材料。形成半导体材料层130且可用以形成半导体鳍片300的示例半导体材料包括硅（Si，锗Ge，硅锗（SiGe，111-\^族复合半导体例如6六3、631'}、6?、11^、111513、21186及2115，以及11-¥1族复合半导体例如CdSe、GdS、CdTe、ZnSe、ZnS及ZnTe。[0034]如图4中所示，在衬底100上形成多个鳍片3〇0。在各种实施例中，鳍片3〇0包括半导体材料例如硅，且可通过图案化并接着蚀刻半导体材料层130来形成。[0035]该图案化程可包括光刻，其包括在将要被图案化的材料或材料堆叠的顶部形成光阻材料层（未显示）。该光阻材料可包括正型光阻组成、负型光阻组成，或混和型光阻组成。光阻材料层可通过沉积制程例如旋涂形成。[0036]換着，使该沉积光阻经历辐射图案，并利用传统的光阻显影剂对该曝光光阻材料显影。在该不例实施例中，这在硬掩膜层310的顶部提供图案化光阻层，该硬掩膜层设于半导体材料层130的顶部表面上方。接着，利用至少一个图案转移蚀刻制程将该图案化光阻材料所提供的图案转移进入下方的一个或多个材料层例如硬掩膜；310及半导体材料层13〇。[0037]在各种实施例中，硬掩膜310包括介电材料例如氧化硅、氮化硅、氮氧化硅或其组合。在特定实施例中，硬掩膜层310包括氧化硅层以及上方的氮化硅层。例如，该硬掩膜可包括直接设于鳍片的顶部表面上方的氧化硅层，以及直接设于该氧化硅层上方的氮化硅层。[0038]该图案转移蚀刻制程通常为非等向性蚀刻。在实施例中，可使用干式蚀刻制程，例如反应离子蚀刻。在其它实施例中，可使用干式蚀刻与湿式蚀刻的组合。如图4的示例实施例中所示，该图案转移蚀刻可在抵达隔离层120之前停止，以使该鳍片自半导体材料层13的未蚀刻部分向上延伸并因此具有小于半导体材料层130的厚度t的鳍片高度扣。[0039]在其它实施例中，该图案化制程可包括侧壁图像转移（sidewall°imagetransfer;SIT制f王或双重图案化doublepatterning;DP制程。该SIT制程包括在将要被图案化的该一个或多个材料层也就是结晶桂的顶部形成芯轴材料层未显示）。该芯轴材料层可包括在后续执行的蚀刻制程期间可自该结构被选择性移除的任意材料半导体、介电或寸电）。例如，该心轴材料层可由非晶桂或多晶桂组成。该芯轴材料层可由介电质例如SisN4、聚合物或Si〇2组成。该芯轴材料层可例如通过化学气相沉积或等离子体增强型化学气相沉积形成。在沉积该芯轴材料层之后，接着通过光刻及蚀刻可图案化该芯轴材料层，以在该结构的最顶部表面上形成多个芯轴结构也未显示）。[0040]通过在各芯轴结构的各侧壁上形成介电间隙壁来继续该SIT制程。该介电间隙壁可通过沉积介电间隙壁材料并接着蚀刻该沉积介电间隙壁材料来形成。该介电间隙壁材料可包括任意介电间隙壁材料，例如二氧化硅、氮化硅或介电金属氧化物。可用于设置该介电间隙壁材P的沉积制程的例子包括例如化学气相沉积（chemicalvapordeposition;CVD、等禺子体增强型化学气相沉积（p]_asmaenhancedchemicalvapordeposition;PECVD，或原子层沉积atomiclayerdeposition;ALD。可用于设置该介电间隙壁的蚀刻例子包括任意蚀刻制程，例如反应离子蚀刻。[0041]在形成介电间隙壁以后，通过移除各芯轴结构继续该SIT制程。各芯轴结构可通过蚀刻制程移除，该蚀刻制程具有选择性以移除该芯轴材料。在该芯轴材料移除之后，接着将该介电间隙壁所提供的图案转移进入下方材料或材料层中。该图案转移可通过至少一个蚀刻程实现。可用以转移该图案的蚀刻制程的例子可包括干式蚀刻也就是反应离子蚀刻、等离子体蚀刻，以及离子束蚀刻或激光烧蚀和或化学湿式蚀刻制程。在一个例子中，用以转移该图案的该蚀刻制程可包括一个或多个反应离子蚀刻步骤。在完成该图案转移后，通过自该结构移除该介电间隙壁来结束该SIT制程。各介电间隙壁可通过蚀刻或平坦化制程移除。[0042]本文中所使用的“鳍片”是指包括相互平行的一对垂直侧壁的连续半导体材料。如本文中所使用的那样，如果存在垂直平面，一表面偏离该平面不超过该表面的三倍均方根粗糙度，则该表面是“垂直的”。各该多个鳍片3〇〇可包括沿长度方向延伸的单晶半导体材料。本文中所使用的“长度方向”是物体沿其延伸最多的水平方向。如图4中所示，“宽度方向”W是垂直于该长度方向的水平方向。[0043]在实施例中，鳍片3〇〇由结晶半导体材料形成。形成鳍片300的该半导体材料可经掺杂、未掺杂，或其中包含掺杂及未掺杂区。半导体鳍片3〇〇内的各掺杂区可具有相同或不同的掺杂浓度和或电导率。存在的掺杂区可通过例如离子注入、气相掺杂或通过用以形成该鳍片的材料中所存在的掺杂物来形成。例如，在形成鳍片300之前，半导体层130可包括掺杂物。例如，半导体层130以及随之的鳍片3〇0可经初始及均匀掺杂，并具有在lxl〇i5原子立方厘米至lxlO18原子立方厘米的范围内的掺杂物浓度。[0044]在各种实施例中，所形成的鳍片300为独立式，也就是仅由衬底100支撑。各鳍片具有可在从10纳米至100纳米的范围变化的高度01以及可在从4纳米至30纳米的范围内变化的宽度W。也可使用小于或大于所述范围的其它高度及宽度。鳍片300可具有在从1至5的范围内变化的高宽比HW，例如1、1•5、2、3、4或5，包括在任意上述值之间的范围。[0045]在包括多个鳍片也就是鰭片阵列）的结构中，各鳍片可与其最近的鳍片隔开15纳米至100纳米的周期性或间距d，例如15、2〇、25、30、40、50、75或100纳米，包括在任意上述值之间的范围。在特定实施例中，在该装置的第一区域内的鳍片可与最近的鳍片隔开40至100纳米的间距，例如40、50、60、75或100纳米，而在装置的第二区域内的鳍片可与最近的鳍片隔开15至30纳米的间距，例如15、20、25或30纳米，包括在任意上述值之间的范围。这样的多个鳍片通常彼此平行取向并垂直于电路的库逻辑流，但也可平行于电路的库逻辑流延伸。[0046]在各种实施例中，各该多个半导体鳍片300以基本呈矩形的垂直剖切形状沿长度方向延伸。本文中所使用的“基本呈矩形的形状”是指仅由于不超过3纳米的光刻制程圆角化而不同于矩形形状的形状。该基本呈矩形的垂直剖切形状是在包括垂直方向及宽度方向的平面内的形状。[0047]多个鳍片可具有相同或基本相同的尺寸，也就是高度和或宽度。本文中所使用的基本相同的尺寸变化小于10%，例如小于5%、2%或1%。[0048]支撑衬底110及绝缘体层120共同充当衬底，在其上设置多个半导体鳍片300。该基本呈矩形的垂直剖切形状邻接一水平界面，该水平界面平行于绝缘体层120的顶部表面。如图4中所示，于形成时，各鳍片300具有与半导体材料层130的部分邻接的底部表面。[0049]接着参照图5,在该鳍片侧壁包括残余硬掩膜310的侧壁上方形成保护侧间隙壁320。该保护侧间隙壁可包括介电材料例如氧化硅、氮化硅、氮氧化硅或其组合。在特定实施例中，保护侧间隙壁320包括氧化硅层及氮化硅层。例如，保护侧间隙壁320可包括直接形成于该鳍片侧壁上方的氧化硅层，以及直接形成于该氧化硅层上方的氮化硅层。用氧化硅缓冲氮化硅有助于以后移除保护侧间隙壁320。[0050]在各种实施例中，保护侧间隙壁320的形成包括共形沉积制程例如化学气相沉积CVD，接着执行非等向性蚀刻以自水平表面移除该间隙壁材料。例如，侧间隙壁320的总厚度可在从5至10纳米的范围内变化。[0051]请参照图6,通过使用选择性蚀刻，在相邻鳍片300之间并围绕该鳍片端壁的半导体层130的顶部表面中形成开口150。该开口形成蚀刻可为等向性或非等向性蚀刻。在各种实施例中，开口150的形成不完全底切鳍片300。[0052]接着，通过使用选择性外延制程，用半导体材料回填充该些开口，以形成底部漏区6〇〇。应当意识到，无论何时一区域被识别为源区或漏区，其仅是出于方便，因为如现有技术所理解的那样，源漏区可互换。[0053]术语“外延”和或“外延生长和或沉积”是指在半导体材料的沉积表面上生长半导体材料层，其中，生长的该半导体材料层呈现与该沉积表面的该半导体材料相同的结晶习性。例如，在外延沉积制程中，控制源气体所提供的化学反应物并设置系统参数，以使沉积原子落在该沉积表面上并通过表面扩散保持充分移动，从而使它们自己依据该沉积表面的原子的晶向取向。因此，外延半导体材料具有与沉积表面（该外延半导体材料形成于其上相同的结晶特性。例如，沉积于（100晶面上的外延半导体材料将采取（100取向。漏区600可包括娃、娃锗，或另一种合适的半导体材料。[00M]用以形成硅源或漏）区的示例硅外延制程在600至800°C的沉积温度例如衬底）使用包括出及二氯硅烷SiH2Cl2的气体混合物。用于硅外延的其它合适气体源包括四氯化硅SiCl4、硅烷SiH4、三氯硅烷SiHCl3，以及其它氢还原氯硅烷SiHxCl4-x。[0055]该选择性外延制程直接在开口150内的暴露半导体层130上沉积外延层。在各种实施例中，在开口中形成硅外延层，而不会在保护侧间隙壁320的暴露表面上沉积硅。在这样的制程中，例如，降低反应物的分压可抑制硅在侧间隙壁320上成核。依据各种实施例，通过使用适于选择性外延的分子束外延或化学气相沉积制程可形成选择性外延层。漏区600的厚度可在从15至40纳米的范围内变化，例如15、20、25、30、35或40纳米，包括在任意上述值之间的范围。[0056]在各种实施例中，漏区600经掺杂。漏区600的掺杂可发生于外延生长期间，也就是该漏区经原位掺杂。而且，如下面参照图8及源区500的形成的进一步详细说明中所述，应当了解，源区500的掺杂也可发生于用以形成源区500的外延制程期间，也就是该源区经原位掺杂。[0057]如本领域的技术人员所己知的那样，掺杂改变在热平衡下的本征半导体的电子及空穴载流子浓度。掺杂层或区可为p型或n型。使用p型掺杂物制造PFET以及使用n型掺杂物制造NFET。[0058]本文中所使用的“p型”是指向本征半导体添加杂质以引起价电子不足。对于娃，示例P型掺杂物也就是杂质包括但不限于硼、铝、钾以及铟。本文中所使用的“n型”是指添加杂质以向本征半导体贡献自由电子。对于硅，示例n型掺杂物（也就是杂质）包括但不限于锑、砷以及磷。该掺杂物可通过等离子体掺杂引入或者可例如原位引入也就是在用以形成该层的制程序列期间）。[0059]例如，可用砷或磷对掺杂物区例如源或漏区进行原位掺杂，以形成n型区。源漏区内的掺杂物浓度可在从lxlO19原子立方厘米至lxlO22原子立方厘米的范围内变化，例如lxl02Q原子立方厘米至lxl〇21原子立方厘米。在另一个例子中，用硼对掺杂物区进行原位掺杂，以形成p型区。源漏区内的掺杂物浓度可在从lxlO19原子立方厘米至lxl〇22原子立方厘米的范围内变化，例如lxlO20原子立方厘米至lxlO21原子立方厘米。[0060]可选的驱入退火可用以扩散掺杂物种类并产生想要的掺杂物分布。在特定实施例中，通过使用外延后退火例如在7〇〇至ll〇〇°C的温度下可使源漏区500、600内的掺杂物原子扩散进入相邻鳍片300中，以在邻近源漏区500、600的鳍片内形成掺杂物分布。鳍片300内的掺杂物分布可为恒定或可变。例如，该鳍片内的掺杂物浓度可横向变化，沿该鳍片的中心轴具有最小掺杂物浓度例如，lxlO19至lxlO22原子立方厘米且在该鳍片的相对表面具有最大掺杂物浓度例如，lxlO19至lxlO22原子立方厘米）。[0061]请参照图7,在形成漏区600以后，使用选择性蚀刻移除保护侧间隙壁320并暴露该鳍片的侧壁。接着，在漏区600的顶部表面上方及半导体鳍片3〇〇的暴露底部部分上方形成介电间隙壁层330。在各种实施例中，介电间隙壁层330与漏区600及鳍片300的侧壁的下部直接物理接触。[0062]介电间隙壁层330可包括二氧化硅、氮化硅、氮氧化硅、低k材料也就是具有小于二氧化硅的介电常数的介电材料），或这些材料的任意合适组合。介电间隙壁层330可通过合适的制程沉积，例如原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、热氧化、UV-臭氧氧化，或其组合。介电间隙壁层330用以将漏区600与晶体管的栅极隔离。依据各种实施例，介电间隙壁层330的高度可在从5至15纳米的范围内变化，例如5、10或15纳米，包括在任意上述值之间的范围。[0063]接着，在介电间隙壁层330上方以及鳍片300的侧壁上方形成栅极堆叠。栅极堆叠400包括连续沉积的栅极介电质410及栅极电极420。在各种实施中，该栅极堆叠的高度h可在从10至40纳米的范围内变化，例如10、15、20、25、30、35或40纳米，包括在任意上述值之间的范围。[0064]栅极介电质410可为形成于该鳍片的暴露表面上方以及介电间隙壁330的顶部表面上方的共形层。栅极介电质410可包括二氧化硅、氮化娃、氮氧化娃、高k介电质，以及或者其它合适的材料。[0065]本文中所使用的高k材料具有大于二氧化硅的介电常数的介电常数。高k介电质可包括二元或三元化合物，例如氧化铪Hf〇2。另外的示例高k介电质包括但不限于Zr〇2、La2〇3、Al2〇3、Ti〇2、SrTi〇3、BaTi〇3、LaAl〇3、Y2〇3、HfOxNy、HfSiOxNy、ZrOxNy、La2〇xNy、Al2〇xNy、1^0義、31^0義、1^10義、丫20義、3丨0義、3丨队、其硅化物，以及其合金。各义值可从0.5至3独立变化，且各y值可从0至2独立变化。[0066]栅极介电质410可通过合适的制程沉积，例如原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、热氧化、UV-臭氧氧化，或其组合。该栅极介电质厚度可在从丄纳米至10纳米的范围内变化，例如1、2、4、6、8或10纳米，包括在任意上述值之间的范围。在各种实施例中，栅极介电质410包括氧化硅薄层例如0.5纳米以及上方的高k介电材料层。[0067]栅极电极4卻形成于栅极介电质410上方。栅极电极4加可包括导电材料例如掺杂多晶硅，硅-锗，导电金属例如△1、1、1、1^、1、？丨4§411、1?11、1广诎及1^，导电金属的合金例如Al-Cu，导电金属的娃化物例如W桂化物及Pt娃化物，或其它导电金属化合物例如TiN、包括此类材料的一个或多个层，例如包含功函数金属层和或衬里的金属堆叠。[0068]栅极电极420可为形成于该结构的暴露表面上方的共形层。栅极电极420可通过使用传统的沉积制程形成，例如ALD、CVD、金属有机化学气相沉积metalorganicchemicalvapordeposition;M0CVD、分子束外延molecularbeamepitaxy;MBE、PVD、濃镀、锻覆、蒸镀、离子束沉积、电子束沉积、激光辅助沉积，或化学溶液沉积。[0069]依据各种买施例，由于鳍片彼此邻近例如，d30纳米），因此形成于相邻鳍片侧壁的栅极介电层上方的栅极电极420可夹止并合并于相邻鳍片之间的区域中。依据各种实施例，合并的栅极电极厚度可在从5至25纳米的范围内变化，例如5、1〇、15、20或25纳米，包括在任意上述值之间的范围。通过使用非等向性蚀刻可回蚀刻并凹入栅极电极420及栅极介电质410,以暴露硬掩膜310以及鳍片300的上侧壁表面。在该栅极堆叠材料的回蚀刻期间，硬掩膜310可保护鳍片300的顶部表面。[0070]在该栅极堆叠的该凹入蚀刻之后，接着在该结构的暴露表面上方沉积另一个介电间隙壁层340。介电间隙壁层340可为自平坦化，或者介电间隙壁层340的顶部表面可例如通过化学机械抛光chemicalmechanicalpolishing;CMP平坦化。化学机械抛光CMP是使用化学反应与机械力来移除材料并平坦化表面的材料移除制程。硬掩膜310可在介电间隙壁层340的平坦化期间充当CMP蚀刻停止，在该步骤期间可大体移除硬掩膜31〇。[0071]在一些实施例中，如图7及8中所示，介电间隙壁层340经平坦化也就是至鳍片300的高度并接着回蚀刻以显露鳍片300的侧壁的上部。在形成栅极堆叠400以后也就是在介电间隙壁层340的回蚀刻期间），可使用清理蚀刻clean叩etch来完全移除硬掩膜310。[0072]依据各种实施例，介电间隙壁层340的高度可在从5至15纳米的范围内变化，例如5、10或15纳米，包括在任意上述值之间的范围。介电间隙壁层340用以将源区500与晶体管的栅极隔离。[0073]如图8中所示，合并源区500形成于牺牲栅极400上方，也就是直接形成于介电间隙壁层M0上方。可通过自鳍片3〇〇的暴露表面的外延生长来形成源区500。该鳍片的暴露表面可包括顶部表面以及邻近该顶部表面的鳍片的侧壁的上部。在外延生长期间或在外延后沉积导电填充物以弥合或连接鳍片间的源区期间，可实现源区500的鳍片间合并。[0074]可如上面关于外延漏区6〇〇所述掺杂外延源区500。在各种实施例中，源区500的掺杂物类型及掺杂物浓度与漏区600内的掺杂物类型及掺杂物浓度相同。[0075]通过蚀刻接触过孔并利用沉积制程例如ALD、CVD、金属有机化学气相沉积M0CVD、分子束外延MBE、PVD、溅镀、镀覆、蒸镀、离子束沉积、电子束沉积、激光辅助沉积或化学溶液沉积在该过孔中沉积合适的导体可形成源漏接触未显示）。源区500的厚度可在从15至40纳米的范围内变化，例如15、20、25、30、35或40纳米，包括在任意上述值之间的范围。[0076]源漏接触可包括导电金属例如々11、11、了3、¥、？1:、411、1?11、1；1"、1?11及1^，导电金属的合金，导电金属的硅化物例如W硅化物及Pt硅化物，或其它导电金属化合物例如TiN、TiC、[0077]图3至8中显示形成垂直传输场效应晶体管的制程以及所得结构的实施例。该垂直传输晶体管架构包括连接源区500与漏区600的一个或多个垂直鳍片300。在多个鳍片300上共享源区500及漏区600,该些鳍片相对彼此以30纳米或更小的间距d设置。依据各种实施例，通过在该多个鳍片上共享合并栅极可实现紧密间距d30纳米。[0078]依据各种实施例，一种装置架构包括具有这样的合并源、漏及栅区的鳍片阵列。一种示例装置架构包括合并及未合并的源、漏及栅区。例如，如图9中示意所示，装置可包括：第一区域（I，其包括具有隔离的源、漏及栅区的多个鳍片300;以及第二区域（II，其包括具有合并的源、漏及栅区的多个鳍片300。依据各种实施例，具有合并源区、漏区及栅区的相邻鳍片的数目可为5或更多，例如5至25个鳍片，例如5、7、10、15、2〇或25个鳍片，包括在任意上述值之间的范围。[0079]图10显示图9架构沿剖面X-X的平面示意视图，以显示在该装置的第一区域内的隔离栅极堆叠以及在该装置的第二区域内的栅极堆叠的合并。与该装置的第二区域内相比，鳍片间距在该装置的第一区域内较大。[00S0]除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该，，包括复数形式。因此，除非上下文中另外明确指出，否则例如所提到的“鳍片”包括具有两个或更多此类“鳍片”的例子。[0081]除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。[0082]应当理解，当提到一个元件例如层、区或衬底形成于、沉积于或设于另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相反，当提到一个元件“直接位于另一个元件上”或“直接位于另一个元件上方”时，不存在中间元件。[0083]尽管可通过使用连接词“包括”来揭示特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由•••组成”说明的那些的替代实施例。因此，例如，包括氮化硅的介电层的隐含替代实施例包括介电层基本由氮化硅组成的实施例以及介电层由氮化硅组成的实施例。[0084]本领域的技术人员将清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭示实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。

权利要求：1.一种垂直传输FinFET装置，包括：半导体衬底；多个第一鳍片，在该半导体衬底上以第一间距dl布置;以及多个第二鳍片，在该半导体衬底上以第二间距d2布置，其中，该第一间距与该第二间距之比dld2大于1。2.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距与该第二间距之比（dld2在从1.5至3的范围内变化。3.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距与该第二间距之比dld2为2。4.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距dl在从40至100纳米的范围内变化且该第二间距d2在从15至30纳米的范围内变化。5.如权利要求1所述的垂直传输FinFET装置，还包括在该多个第二鳍片的相应第一端与该多个第二鳍片共同电性接触的源区以及在该多个第二鳍片的相应第二端与该多个第二鳍片共同电性接触的漏区，该多个第二鳍片分别还包括位于该源区及该漏区之间的沟道区。6.如权利要求5所述的垂直传输FinFET装置，还包括：栅极介电层，位于该沟道区的侧壁上；以及共享栅极导体层，设于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离。7.如权利要求1所述的垂直传输FinFET装置，其中，该多个第二鳍片包括至少5个鳍片。8.如权利要求1所述的垂直传输FinFET装置，还包括多个源区，分别在该多个第一鳍片的相应第一端与该多个第一鳍片电性接触。9.如权利要求1所述的垂直传输FinFET装置，还包括：栅极介电层，邻近相应源区位于各该多个第一鳍片的侧壁上；以及栅极导体层，设于该栅极介电层上方并通过该栅极介电层与该鳍片电性隔离。10.—种垂直传输FinFET，包括：半导体衬底；多个鳍片，以在从15至30纳米的范围内变化的间距布置于该半导体衬底上；源区，在该多个鳍片的相应第一端与该多个鳍片共同电性接触；以及漏区，在该多个鳍片的相应第二端与该多个鳍片共同电性接触。11.如权利要求10所述的垂直传输FinFET，其中，该多个鳍片分别还包括：沟道区，位于该源区及该漏区之间；栅极介电层，位于该沟道区的侧壁上；以及共享栅极导体层，设于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离。12.如权利要求10所述的垂直传输FinFET，其中，该多个鳍片包括至少5个鰭片。13.—种形成垂直传输半导体装置的方法，包括：在半导体衬底上形成多个第一鳍片及第二鳍片；形成在多个该第二鳍片的相应第一端与该多个该第二鳍片电性接触的合并源区；以及形成在多个该第二鳍片的相应第二端与该多个该第二鳍片电性接触的合并漏区，该多个该第二鳍片分别还包括位于该合并源区及该合并漏区之间的沟道区，其中，该多个第一鳍片以第一间距dl布置且该多个第二鳍片以第二间距d2布置，其中dld2。14.如权利要求13所述的方法，其中，该第一间距与该第二间距之比（dld2在从丨.5至3的范围内变化。I5•如权利要求I3所述的方法，其中，该第一间距（dl为40至100纳米且该第二间距d2在从15至30纳米的范围内变化。16.如权利要求13所述的方法，包括：在该沟道区的侧壁上形成栅极介电层；以及形成位于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离的合并栅极导体层。17.如权利要求13所述的方法，包括：形成在该多个第一鳍片的相应第一端与该多个第一鳍片电性接触的未合并源区；以及形成在该多个第一鳍片的相应第二端与该多个第一鳍片电性接触的未合并漏区。

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