申请/专利权人:瑞昱半导体股份有限公司
申请日:2019-03-07
公开(公告)日:2020-09-15
公开(公告)号:CN111666732A
主分类号:G06F30/392(20200101)
分类号:G06F30/392(20200101)
优先权:
专利状态码:有效-授权
法律状态:2023.09.26#授权;2020.10.13#实质审查的生效;2020.09.15#公开
摘要:本发明披露了一种集成电路布局设计方法,能够减少一集成电路布局设计流程的结果的电路面积与功率的消耗。该集成电路布局设计流程包含一前段流程与一后段流程。该集成电路布局设计方法包含下列步骤:依据初始时钟延迟设定执行该前段流程,以产生一初始网表;依据该初始网表执行该后段流程的至少一部分以得到更新时钟延迟设定;依据该更新时钟延迟设定执行该前段流程的至少一部分,以产生一更新网表;以及依据该更新网表执行该后段流程,以得到该集成电路布局设计流程的结果。
主权项:1.一种集成电路布局设计方法,能够改善一集成电路布局设计流程的结果,该集成电路布局设计流程包含一前段流程与一后段流程,该集成电路布局设计方法包含:依据初始时钟延迟设定执行该前段流程,以产生一初始网表;依据该初始网表执行该后段流程的至少一部分,以得到更新时钟延迟设定;依据该更新时钟延迟设定执行该前段流程的至少一部分,以产生一更新网表;以及依据该更新网表执行该后段流程,以得到该集成电路布局设计流程的结果。
全文数据:
权利要求:
百度查询: 瑞昱半导体股份有限公司 集成电路布局设计方法
免责声明
1、本报告根据公开、合法渠道获得相关数据和信息,力求客观、公正,但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解,仅供参考使用,不能作为本公司承担任何法律责任的依据或者凭证。