申请/专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司

申请日：2017-09-08

公开（公告）日：2020-09-15

公开（公告）号：CN109494187B

主分类号：H01L21/77(20170101)

分类号：H01L21/77(20170101);H01L21/336(20060101);H01L21/02(20060101);H01L21/311(20060101);H01L21/033(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.09.15#授权;2020.01.14#实质审查的生效;2019.03.19#公开

摘要：本发明公开一种半导体结构的制作方法，首先，提供一基底，基底上定义有一密集区以及一宽疏区，接着形成一第一介电层于该密集区以及该宽疏区上内，然后形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上，接下来，形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部，以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。

主权项：1.一种半导体结构的制作方法，包含：提供一基底，基底上定义有一密集区以及一宽疏区；形成一第一介电层于该密集区以及该宽疏区上内；形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上；形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部；以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。

全文数据：半导体结构的制作方法技术领域本发明涉及半导体制作工艺领域，尤其是涉及一种包含自对准步骤的半导体制作工艺，且能减少制作工艺中所使用的光掩模次数的方法。背景技术随着场效晶体管FieldEffectTransistors,FETs元件尺寸持续地缩小，现有平面式planar场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面non-planar的场效晶体管元件，例如鳍状场效晶体管FinFieldEffectTransistor,FinFET元件取代平面晶体管元件已成为目前的主流发展趋趋势。然而，当场效晶体管元件的尺寸逐渐缩小时，其中各部分的区域的电性及物理要求也日趋严苛；例如，鳍状结构的尺寸、形状以及彼此的间距等，如何达到所需的规格要求以及克服各物理极限形成此些结构并达成此些条件已为现今半导体产业的重要议题。现有技术中，若基底上存在有不同区域例如宽疏区与密集区，各区域中的元件密度不均，而使得不同区域内的蚀刻步骤，需要用不同的光掩模分别进行。如此一来，需要花费更多的心力。发明内容本发明提供一种半导体结构的制作方法，首先，提供一基底，基底上定义有一密集区以及一宽疏区，接着形成一第一介电层于该密集区以及该宽疏区上内，然后形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上，接下来，形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部，以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。本发明的特征在于，先利用同一光掩模，在密集区以及宽疏区内分别形成图案，且利用密集区与宽疏区的元件密度差异，造成第二介电层的形成过程中，第二介电层位于密集区与位于宽疏区内具有不同的顶面高度。因此，后续的蚀刻步骤中，当密集区内的第二介电层被完全移除后，仍会有部分的第二介电层存在于宽疏区内。使得在密集区进行自对准蚀刻步骤时，在宽疏区内仍可以完整地保留图案形状。通过本发明所提供的方法，可以减少光掩模的使用次数，提高制作工艺效率。附图说明图1至图8为本发明第一优选实施例所绘示的半导体结构的制作方法示意图。主要元件符号说明10基底12第一介电层14材料层16光致抗蚀剂层18氧化层22凹槽24凹槽32第一凹槽34第二凹槽42第二介电层42’第二介电层42”第二介电层42a顶面42b顶面DR密集区IR宽疏区P1第一蚀刻步骤P2回蚀刻步骤P3蚀刻步骤P4灰化步骤P5蚀刻步骤具体实施方式为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。请参考图1至图8。图1至图8是根据本发明第一优选实施例所绘示的半导体结构的制作方法示意图。如图1所示，提供一基底10，例如一块硅bulksilicon基底等，接着，在基底10上形成一掩模层11，其中掩模层11可能为单层或是多层结构，其形成方式可以通过一般的沉积制作工艺。本实施例中，掩模层11例如为一氮化硅层，但不限于此。在掩模层11上，依序形成有一第一介电层12，一材料层14以及一光致抗蚀剂层16。其中第一介电层12例如为一有机介电层organicdielectriclayer，ODL，材料层14例如是一介电质抗反射镀膜层dielectricanti-reflectivecoating，DARC，但不限于此。上述第一介电层12、材料层14以及光致抗蚀剂层16可以用沉积或涂布等方式形成。此外，基底10上还被定义出两个不同区域，分别是密集区denseregionDR以及宽疏区isolationregionIR。在后续制作工艺中，形成于密集区DR与宽疏区IR内的元件的密度不同。举例来说，密集区DR可能例如为半导体元件的核心core区，可能在密集区DR内形成多个晶体管等结构，而宽疏区IR例如为半导体元件的周边区或是输入输出IO区，在宽疏区IR内形成例如电阻或栅极结构等元件。通常位于密集区DR内的元件比起位于宽疏区IR内的元件，其尺寸更小且相互排列更紧密。在图1中，以同一光掩模，对光致抗蚀剂层16进行曝光显影步骤，以形成多个凹槽22于密集区DR内，以及形成至少一个凹槽24于宽疏区IR内。其中在本实施例中，位于密集区DR内，凹槽22的位置，将会以自对准制作工艺self-alignedprocess的方式，对应到后续预定形成的元件例如栅极结构等的位置。而位于宽疏区IR内，凹槽24的位置则直接对应到后续预定形成的元件例如电阻结构等的位置。接着如图2所示，以一第一蚀刻步骤P1，以光致抗蚀剂层16为掩模，移除部分的材料层14与第一介电层12，并且将光致抗蚀剂层16的图案转移到下方的材料层14与第一介电层12中。在第一蚀刻步骤P1进行中或是进行后，光致抗蚀剂层16可被完全移除，但本发明不限于此，光致抗蚀剂层16仍有可能部分保留于材料层14上。此外，在第一蚀刻步骤P1进行后，重新形成多个第一凹槽32于密集区DR内的第一介电层12中，以及至少一第二凹槽34位于宽疏区IR内，部分的掩模层11被第一凹槽32以及第二凹槽34所曝露。本实施例中第二凹槽34的宽度大于各第一凹槽32的宽度三倍以上，较佳大于五倍以上。如图3所示，形成一氧化层18于密集区DR与宽疏区IR内的第一凹槽32以及第二凹槽34内，并完全覆盖材料层14。本实施例中，氧化层18例如为氧化硅层，但不限于此。但值得注意的是，氧化层18与第一介电层12材质不同，且两者之间具有蚀刻选择比也就是说对同一蚀刻步骤而言，蚀刻氧化层18与蚀刻第一介电层12的速率不同。如图4所示，形成一第二介电层42于密集区DR与宽疏区IR内，填满各第一凹槽32以及第二凹槽34。第二介电层42材质较佳与第一介电层12相同，例如为有机介电层organicdielectriclayer，ODL。因此第二介电层42与氧化材质也不同，且两者之间具有蚀刻选择比。值得注意的是，在形成第二介电层42之后，位于密集区DR内的第二介电层42的顶面42a将会低于位于宽疏区IR内的第二介电层42的顶面42b。原因在于，密集区DR内存在有多个第一凹槽32，第二介电层42进入并且填满各第一凹槽32后，多出的第二介电层42将会形成在氧化层18顶部。另一方面，宽疏区IR内存在有第二凹槽34，第二介电层42进入并且填满第二凹槽34后，多出的第二介电层42将会形成在氧化层18顶部。然而，由于第一凹槽32的数量远大于第二凹槽34的数量，因此在密集区DR内，较多部分的第二介电层42填入第一凹槽32内，所剩余的第二介电层42体积较小。在宽疏区IR内，较少部分的第二介电层42填入第二凹槽34内，所剩余的第二介电层42体积较多，导致位于密集区DR内的第二介电层42的顶面42a将会低于位于宽疏区IR内的第二介电层42的顶面42b。以本实施例为例，密集区DR内的第二介电层42的顶面42a至第一介电层12顶面的垂直距离介于600埃至900埃，宽疏区IR内的第二介电层42的顶面42b至第一介电层12顶面的垂直距离介于1100埃至1500埃，但不限于此。如图5所示，进行一回蚀刻步骤P2，移除密集区DR与宽疏区IR内的第二介电层42，直到密集区DR内的第二介电层42被完全移除为止。值得注意的是，如前所述，在宽疏区IR内由于第二介电层42的顶面较高，因此当密集区DR内的第二介电层被完全移除后，宽疏区IR内仍有部分的第二介电层42’存在于第二凹槽34内。如图6所示，进行一蚀刻步骤P3，例如为一垂直方向的非等向性蚀刻，以移除部分的氧化层18以及材料层14，并且重新曝露出第一介电层12。如前所述，由于氧化层18与第二介电层42材质不同并具有蚀刻选择比，因此蚀刻步骤P3可有效地移除氧化层18却难以移除第一介电层12与第二介电层42。在蚀刻步骤P3进行后，位于密集区DR内剩余的氧化层18呈现多个垂直结构，而位于宽疏区IR内剩余的氧化层18则具有一U型剖面。此外，宽疏区IR内仍有部分的第二介电层42”存在于第二凹槽34内。如图7所示，进行一灰化步骤P4，以完全移除密集区DR与宽疏区IR内剩余的第一介电层12与第二介电层42，仅留下氧化层18位于掩模层11上。最后，如图8所示，例如剩余的氧化层18当作掩模，进行一蚀刻步骤P5，将氧化层18图案转移到下方掩模层11中，进而用来定义所需图案。后续可再继续进行其他步骤，例如在密集区DR内形成多个晶体管元件等，或是在宽疏区IR内形成电阻结构或部分的栅极结构等。该些制作工艺属于本领域的已知技术，在此不多加赘述。本发明的特征在于，先利用同一光掩模，在密集区以及宽疏区内分别形成图案，且利用密集区与宽疏区的元件密度差异，造成第二介电层的形成过程中，第二介电层位于密集区与位于宽疏区内具有不同的顶面高度。因此，后续的蚀刻步骤中，当密集区内的第二介电层被完全移除后，仍会有部分的第二介电层存在于宽疏区内。使得在密集区进行自对准蚀刻步骤时，在宽疏区内仍可以完整地保留图案形状。通过本发明所提供的方法，可以减少光掩模的使用次数，提高制作工艺效率。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

权利要求：1.一种半导体结构的制作方法，包含：提供一基底，基底上定义有一密集区以及一宽疏区；形成一第一介电层于该密集区以及该宽疏区上内；形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上；形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部；以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。2.如权利要求1所述的制作方法，其中该回蚀刻步骤完全移除该密集区内的该第二介电层。3.如权利要求1所述的制作方法，其中该回蚀刻步骤后，移除部分该宽疏区的该第二介电层。4.如权利要求1所述的制作方法，其中还包含有形成一氧化层于各该第一凹槽与该第二凹槽内。5.如权利要求4所述的制作方法，其中还包含进行一第二蚀刻步骤，以部分移除该氧化层。6.如权利要求5所述的制作方法，其中该第二蚀刻步骤后，仍有部分该第二介电层位于该宽疏区的该第二凹槽内。7.如权利要求5所述的制作方法，其中该第二蚀刻步骤之后，位于该密集区的剩余的该氧化层呈现多个垂直结构，位于该宽疏区的剩余的该氧化层呈现一个U型剖面结构。8.如权利要求5所述的制作方法，还包含形成一氮化硅层，位于该基底与该第一介电层之间。9.如权利要求8所述的制作方法，还包含进行一第三蚀刻步骤，以剩余的该氧化层为掩模，部分移除该氮化硅层。10.如权利要求8所述的制作方法，其中各该第一凹槽与该第二凹槽曝露出该氧化硅层。11.如权利要求1所述的制作方法，其中该第一介电层的材质为ODLorganicdielectriclayer。12.如权利要求1所述的制作方法，其中该第二介电层的材质为ODLorganicdielectriclayer。13.如权利要求1所述的制作方法，其中位于该密集区内，该第二介电层填满该第一凹槽内以及填满第二凹槽后，该第二介电层与该第一介电层的一垂直距离为600埃至900埃。14.如权利要求1所述的制作方法，其中位于该宽疏区内，该第二介电层填满该第一凹槽内以及填满第二凹槽后，该第二介电层与该第一介电层的一垂直距离为1100埃至1500埃。15.如权利要求1所述的制作方法，其中各该第一凹槽具有一第一宽度，该第二凹槽具有一第二宽度，且该第二宽度为该第一宽度的五倍以上。16.如权利要求1所述的制作方法，在形成各该第一凹槽与该第二凹槽之前，还包含有形成一介电质抗反射镀膜于该第一介电层上。

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