申请/专利权人：英飞凌科技股份有限公司

申请日：2017-06-22

公开（公告）日：2020-09-15

公开（公告）号：CN107546204B

主分类号：H01L23/48(20060101)

分类号：H01L23/48(20060101);H01L27/088(20060101);H01L29/78(20060101)

优先权：["20160624 US 15/191,937"]

专利状态码：有效-授权

法律状态：2020.09.15#授权;2018.01.30#实质审查的生效;2018.01.05#公开

摘要：公开了一种包括LDMOS晶体管的半导体器件及其制造方法，以及LDMOS晶体管。在一个实施方式中，该半导体器件包括：具有前表面的半导体衬底；在前表面中的LDMOS晶体管；以及被布置在前表面上的金属化结构。金属化结构包括被布置在至少一个电介质层中的至少一个腔。

主权项：1.一种半导体器件，包括：半导体衬底，其包括前表面；在所述前表面中的横向扩散金属氧化物半导体LDMOS晶体管；以及被布置在所述前表面上的金属化结构，其中，所述金属化结构包括被布置在至少一个电介质层中的至少一个腔，其中，所述至少一个腔被定位在所述前表面之上并且与所述前表面隔开，其中，所述金属化结构还包括被布置在所述前表面上的第一电介质层、被布置在所述第一电介质层上的第一导电层以及至少一个第一导电通孔，其中，所述至少一个腔被布置成与所述至少一个第一导电通孔的侧面相邻，其中，所述至少一个腔延伸穿过所述第一电介质层、并且由第二电介质层限定下表面且由第三电介质层限定上表面，其中，所述第三电介质层包括与所述至少一个腔连通的多个开口，所述多个开口被第四电介质层覆盖，以及其中，所述第一电介质层包括三个子层：包括硼磷硅玻璃BPSG的第一子层；包括氮化硅SiN的第二子层；以及包括硅氧化物SiOx的第三子层，并且其中，所述第二电介质层包括氮氧化硅SiON，所述第三电介质层包括SiN以及所述第四电介质层包括SiOx。

全文数据：包括LDMOS晶体管的半导体器件及其制造方法和LDMOS晶体管技术领域[0001]各种实施方式涉及半导体器件、LDMOS晶体管以及半导体器件制造方法。背景技术[0002]持续需要适合在包括微波频率的越来越高的频率下工作的固态电路。如本文所使用的，术语“微波”旨在表示等于或高于约200兆赫兹的频率，例如在3〇〇MHz至3GHz的范围内。己经创建了能够在这样的频率范围内提供增益的各种晶体管结构。LDM0S横向扩散金属氧化物半导体晶体管是这种晶体管结构的示例。[0003]在高频下，晶体管结构的金属化结构的导电部之间的寄生耦合会限制性能。降低寄生耦合的一种方法是通过在金属化结构的一个或更多个层内使用具有较低介电常数的电介质材料。这种电介质材料可以称为低k电介质，并且通常具有2.5至4•1范围内的介电常数k。然而，这种低k电介质材料可能是机械敏感的并且较难以加工。[0004]因此，期望进一步改进以减少在较高频率下使用的半导体器件中的寄生耦合。发明内容[0005]在个头施方式中，半导体器件包括:具有前表面的半导体衬底；在前表面中的LDMOS晶体管；以及布置在前表面上的金属化结构。金属化结构包括布置在至少一个层中的至少一个腔。、[0006]在一个实施方式中，LDMOS晶体管包括:包括前表面的半导体衬底;布置在前表面中的掺杂的源极区、栅极、掺杂的漏极区、掺杂的沟道区、掺杂的漏极漂移区以及掺杂的本体接触区;布置在前表面上的金属化结构，金属化结构包括一个或更多个电介质层、布置在或更多个电介质层之间的一个或更多个导电的再分布层以及延伸穿过一个或更多个层的—个或更多个导_孔；以及由电介耐料限定的至少—僧，臟腔的介电吊数低于限定腔的电介质材料的介电常数。一个实施方式中，一种方法包括:向包括ldm〇s晶体管结构的半导体衬底的前表=施加电介质层;在至少—个电介质层中形成开口；以及用另—电介质羅盖开口以密封个头施方式中，一种方法包括:将介电常数小于布置在ldm〇sb体管上的金属巧材_介电常細—个或更多个腔定位在使得减小以下中的—个或更多位置处的金属化结构中的电场;漏极墟极之_电容親合;源极与栅及乙间的电^合;以及痛壤极之_电容親合。=9]通过|職下详细謎瓶顏酬，本领職术人純认测附鳩特征和优符、。附图说明[0010]圃巾的涵不—定獅于霞成比編目_關标记表示誠的雛部件。可以组合各种所示实施方式的特征，除非它们彼此排斥。示例性实施方式在附图中示出，并且在下面的描述中详细描述。[0011]图la示出了包括LDM0S晶体管和金属化结构的半导体器件；[0012]图lb示出了包括LDM0S晶体管和金属化结构的半导体器件；[0013]图2a示出了形成在金属化结构的电介质层中的腔；[0014]图2b示出了形成在金属化结构的电介质层中的腔；[0015]图2c示出了形成在金属化结构的电介质层中的腔；[0016]图3a示出了包括LDM0S晶体管和金属化结构的半导体器件的截面图；[0017]图3b示出了图3a的半导体器件的平面图；[0018]图4示出了包括LDM0S晶体管和多级金属化结构的半导体器件；[0019]图5a示出了用于在LDM0S晶体管的金属化结构中形成腔的方法的流程图；[0020]图5b示出了用于在LDM0S晶体管的金属化结构中形成腔的方法的流程图；[0021]图6示出了包括LDM0S晶体管和多级金属化结构中的第一级的半导体器件；[0022]图7示出了包括LDM0S晶体管和多级金属化结构中的第一级的半导体器件；[0023]图8示出了包括LDM0S晶体管和在多级金属化结构中的第一级内的腔的半导体器件；[0024]图9示出了包括LDM0S晶体管和具有漏极滑槽runner的多级金属化结构中的第一级的半导体器件；[0025]图10示出了图9的多级金属化结构中的第一级的平面图；[0026]图11示出了包括LDM0S晶体管和多级金属化结构中的第二级的半导体器件；[0027]图12示出了包括LDM0S晶体管和在多级金属化结构中的第二级内的腔的半导体器件；[0028]图13示出了图12的多级金属化结构中的第二级的平面图；[0029]图14示出了包括LDM0S晶体管和多级金属化结构的半导体器件；[0030]图15示出了包括导电的贯穿衬底通孔的半导体器件。具体实施方式[0031]在下面的详细描述中，参考附图，附图构成详细描述的一部分，并且在附图中作为说明展示了可以实践本发明的具体实施方式。在这方面，参考附图的取向而使用诸如“顶”、“底”、“前”、“后”、“头”、“尾”等方向术语进行描述。由于实施方式中的部件可以被定位在若干不同的取向中，因此方向术语用于说明的目的，而决非限制。应当理解，可以在不脱离本发明的范围的情况下利用其他实施方式并做出结构或逻辑上的改变。因此，以下详细描述不是限制性的，并且本发明的范围由所附权利要求限定。[0032]以下将说明若干示例性实施方式。在这种情况下，在附图中，相同的结构特征由相同或相似的附图标记表示。在本说明书的上下文中，“横向”或“横向方向”应被理解为意味着大致平行于半导体材料或半导体载体的横向延伸的方向或延伸。因此，横向方向大致平行于这些表面或侧而延伸。相比之下，术语“垂直”或“垂直方向”被理解为意味着大致垂直于这些表面或侧且因此垂直于横向方向的方向。因此，垂直方向是沿着半导体材料或半导体载体的厚度方向。[0033]如本说明书中所使用的那样，当诸如层、区域或衬底这样的元件被称为“在另一元件上”或“延伸到另一元件上”时，其可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。[0034]如本说明书中所使用的，当元件被称为“连接”或“耦合”至另一元件时，其可以直接连接或耦合至另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”至另一元件时，不存在中间元件。[0035]如本文中所使用的，各种设备类型和或掺杂的半导体区可以被标识为N型或P型，但是这仅仅是为了方便描述而不是限制性的，并且这种识别可以被“第一导电类型”或“第二、相反的导电类型”的更一般描述代替。其中，第一类型可以是N型或P型，并且第二类型是P型或N型。[0036]本领域技术人员应当理解，诸如LDMOS晶体管这样的有源器件可以形成在衬底上或衬底上方，或者完全在衬底内或者部分地形成在衬底内并且部分地形成在衬底上，这取决于器件的特性。因此，如本文所使用的，关于有源器件，术语“在衬底中”、“在半导体衬底中”及其等同物旨在包括所有这样的变型。[0037]图la示出了包括具有前表面22和后表面23的半导体衬底21的半导体器件20。半导体器件20还包括在前表面22中的LDM0S晶体管24和布置在前表面22上的金属化结构25。金属化结构25包括布置在至少一个电介质层28中的至少一个腔27。[0038]在图la所示的实施方式中，半导体衬底21的体电阻率大于或等于lOOOhm.cm，即p彡lOOOhm.cm，并且可以包括单晶衬底，例如单晶硅衬底。在该实施方式中，衬底21可以被称为高阻衬底。[0039]如果半导体衬底的体电阻率等于或大于预定水平，则可以显著地减少寄生的电感-衬底耦合和器件寄生效应。期望的预定水平有效地等于或大于lOOOhm.cm的电阻率，合宜地等于或大于约5000hm.cm的电阻率，更方便地等于或大于约lOOOOhm.cm的电阻率。如本文所使用的，术语“体电阻率”是指衬底的位于LDM0S晶体管24的掺杂的器件区之外的那些部分。[0040]在其他实施方式中，例如在图lb所示的实施方式中，半导体衬底21包括外延地沉积到高度掺杂的衬底21b上的层21a。高度掺杂的衬底2lb可以是高度掺杂的硅晶片，例如p+，并且外延层21a可以包括掺杂的娃，例如p。[0041]金属化结构25被布置在半导体衬底21的前表面22上，并且可以包括延伸穿过电介质层28的厚度的一个或更多个导电通孔29,以将布置在电介质层28上的诸如滑槽或接触塾26这样的导电层耦合至LDM0S晶体管24的电极。[0042]腔27可以填充有诸如空气或低k电介质材料或真空这样的材料，该材料具有比电介质材料或限定腔的材料的介电常数例如，电介质层28的材料的介电常数更低的介电常数。腔27可被用于在金属化结构25内提供大量的局部降低的介电常数。[0043]至少一个腔27可以被布置在金属化结构25的其电场大于金属化结构25内的平均电场的区域中。至少一个腔27可以被布置在金属化结构25的区域中以确保在金属化结构25内的该区域中的电场的值保持低于阈值。例如，至少一个腔27可以被布置在1^淑5晶体管的漏极与栅极之间以减小电容耦合。[0044]由于腔27具有比限定腔的电介质材料更低的介电常数，因此也可以将腔定位在金属化结构25中以减少耦合至LDMOS晶体管24的不同电极的导电的再分布结构的各部分之间的电容耦合，例如在耦合至源极的导电的再分布结构与耦合至漏极的导电的再分布结构之间的电容耦合。[0045]图2a、图2b和图2c示出了电介质层28的内部结构的实施方式。电介质层28可以包括可以以各种方式限定腔27的两个或更多个子层。[0046]在图2a所示的实施方式中，电介质层2S可以包括限定腔27’的底部和侧壁的第一子层30和被布置在第一子层30上并且盖住并密封腔27’的第二子层31。[0047]在图2b所示的实施方式中，电介质层28可以包括三个子层:形成腔27”的底部的第一子层32;被布置在第一子层M上且形成腔27”的侧壁的第二子层33,以及被布置在第二子层33上并且盖住并密封腔27”的第三子层34。[0048]在图2c所示的实施方式中，电介质层28包括四个子层。第一子层35形成腔27”，的底部，第二子层36和第三子层37形成腔27”’的侧壁，而第四子层38形成腔27”’的顶或盖。[0049]电介质层的子层3〇至38可以包括相同的电介质材料或不同的电介质材料。例如，交替层可以包括氧化物，例如SiOx或Si〇2,并且中间层包括诸如^版这样的氮化物。[0050]在一些实施方式中，腔27由一个或更多个电介质材料在所有侧上被限定。在一些实施方式中，腔27的顶部和底部中之一或二者可以由半导体层或金属层提供。[0051]图3更详细地示出了LDM0S晶体管24的结构，其中，图3a示出了LDM0S晶体管24的一部分^截^图而图3b示出了LDM0S晶体管24的一部分的顶视图。半导体衬底21可以是如图la所示的高阻衬底，或者包括被布置在如图化所示的高度掺杂的衬底21b上的外延层21a。[0052]LDM0S晶体管24可以包括多个晶体管单元40,每个晶体管单元40包括被布置在半导体衬底21的前表面22中的掺杂的源极区41、掺杂的漏极区犯和栅极43。栅极43可以被横向地布置在源极区41与漏极区42之间。栅极43可以被不对称地布置在源极区41与漏极区42之间，使得源极区41与栅极43之间的距离小于栅极43与漏极区42之间的距离。[0053]LDM0S晶体管24包括多个晶体管单元40,其中相邻晶体管单元40的源极区41和栅极43的布置具有围绕公共漏极区42的对称布置，以便形成源极栅极漏极栅极源极栅极漏极栅极源极的模式。源极区41、栅极43和漏极区42具有如图3b的平面图所示的细长的条带形[00M]金属化结构25可以包括分开的导电的再分布路径，以将晶体管单元4〇的源极区41电耦合至公共源极接触垫，将晶体管单元40的漏极区42电耦合至公共漏极垫以及将晶体管单元40的栅极43电耦合至公共栅极垫。[0055]LDM0S晶体管24包括高度掺杂有第二导电类型（例如n+的源极区41和高度掺杂有第二导电类型（例如n+的漏极区42。源极区41和漏极区犯不对称地围绕布置在前表面22上的栅极43而被布置在半导体衬底21的前表面22处。[0056]漂移区44在漏极区42的方向上延伸到栅极43下方的前表面22中，并且可以掺杂有第二导电类型，例如n。漂移区44比漏极区42更深地延伸到半导体衬底^中。漂移区44掺杂有第二导电类型，例如n，并且具有小于漏极区42和源极区41的掺杂剂浓度的掺杂剂浓度。[0057]LDM0S晶体管24还包括掺杂有第一导电类型的沟道区45和本体接触区46,沟道区45在源极区41下方从漂移区44延伸，本体接触区46掺杂有第一导电类型并且从前表面22比沟道区45更深地延伸到半导体衬底21中。漂移区44以比沟道区45的距离更大的距离延伸到半导体衬底11中。本体接触区46由第二导电类型例如p+的高度掺杂阱提供。[0058]在一些实施方式中，半导体衬底21可以包括轻度掺杂有第一导电类型的硅，例如P--。在半导体衬底21包括尚度掺杂的衬底21b和外延层2la的实施方式中，高度掺杂的衬底21b可以是p+，并且外延层p-掺杂的。[M59]当栅极43被适当偏置时，在源极区41与漏极区42之间形成导电沟道。上面呈现的示例性导电类型适用于形成N沟道结构，但是也可以通过适当地互换各种掺杂区的导电类型并且适当地修改栅极43上偏置来形成P沟道结构。[0060]LDMOS晶体管24的源极区41可以耦合至半导体衬底21的后表面23。源极区41与后表面23之间的导电路径可以具有不同的形式。[0061]在一些实施方式中，提供导电通孔，其穿过半导体衬底21从前表面22延伸到后表面23。导电通孔可以被定位成使得本体接触件46围绕导电通孔的上部。导电通孔可以用诸如钨或铜的金属作衬里。在一些实施方式中，导电通孔的底部填充有高纯度铜，并且通孔的上部包括围绕间隙的高纯度铜包覆的侧壁。通孔的顶部可以被密封以在贯穿衬底通孔的上部内提供腔或空隙。还可以通过高度掺杂的钻孔sinker结构来提供从前表面22到后表面23的导电路径。[0062]一个或更多个腔27可以被定位成与两个相邻的晶体管单元40的公共漏极42的每一侧相邻。多个腔27可以布置在与漏极42的各个侧相邻的行中，如图％的平面图所示。每个腔27可以具有细长结构，这是因为LDM0S晶体管单元的源极区41、栅极43和漏极区42通常具有细长的条带形状。然而，腔27的横向形状不限于矩形横向形状，而是可以具有椭圆形或具有圆形端部的细长形状。腔27的横向形状也不限于细长形状，而是可以是例如圆形、正方形或六边形。可以选择腔27的长度和相邻腔之间的距离，使得电介质层28具有合适的机械特性。[0063]包括衬底、LDMOS晶体管和金属化结构的半导体器件可以包括含有两个或更多个电介质层的多级金属化结构和中间导电层。在金属化结构具有多级结构的实施方式中，可以在一个、两个、一些或全部电介质层中布置至少一个腔。[0064]图4示出了根据一个实施方式的半导体器件5〇,其包括具有前表面52和后表面53的衬底51、布置在前表面M中的LDMOS晶体管54和布置在前表面上的多级金属化结构55。衬底51可以包括诸如娃晶片这样的半导体，并且具有大于或等于i〇〇〇hm.cm的体电阻率，或者包括在高度掺杂的衬底上的外延层。[0065]第一金属化级56可以包括被布置在衬底51的前表面52上的第一电介质层57和被布置在第一电介质层57上的第一金属层58。第二金属化级59可以包括被布置在第一金属层58上的第二电介质层6〇和被布置在第二电介质层㈤上的第二金属层61。金属化结构55还可以包括被布置在第二金属层ei上的第三电介质层62和被布置在第三电介质层62上的第三金属层63。第三金属层63可以提供半导体器件5〇的一个或更多个接触垫64。[0066]作为示例，LDMOS晶体管54的两个相邻晶体管单元66、66’的漏极65可以通过第一导电通孔67、第二导电通孔69和第三导电通孔70电耦合至接触垫64,其中，第一导电通孔67延伸穿过第一电介质层57、第一金属层58的一部分，其中第一金属层58的一部分提供漏极滑槽68并且被布置在第一导电通孔67上;第二导电通孔69延伸穿过第二电介质层6〇并位于漏极滑槽6S上且延伸到在第二金属层61中提供另一漏极滑槽80的一部分;第三导电通孔7〇延伸穿过第三电介质层62并且被布置在另一漏极滑槽80上。导电垫64可以被布置在第三导电通孔70上。第一导电通孔67、第二导电通孔69和第三导电通孔70以及第一金属层58|^漏极滑槽68和第二金属层61的另一漏极滑槽80可以堆叠布置。[0067]第一导电层5S和第二金属层61包括被布置在电介质材料?9中的导电部68、8〇。导电部68、80可以具有比下面的导电通孔67、的的横向延伸更大的横向延伸。[0068]金属化结构55可以包括:第一腔n，其被布置在第一电介质层57中与第一导电通孔67的第一侧72相邻；以及第二腔73,其被布置在第二电介质层60中与第二导电通孔69的第一侧74相邻。第二腔73可以延伸穿过第二电介质层㈤和第二金属层ei的电介质材料79。[0069]在LDMOS晶体管54的晶体管单元66、66’围绕漏极65被对称布置的实施方式中，金属化结构f55可以包括:第二腔7f5,其被布置在第一电介质层57中与第一导电通孔67的第二侧76相邻，第二侧76与第一侧72相对；以及第四腔77,其延伸穿过第二电介质层60和第二^属层61并且与第二导电通孔69的与第二侧78相邻，第二侧78与第一侧74相对。[0070]提供漏极滑槽68、80的导电部的横向延伸可以确定第一腔71和第三腔75与第一导电通孔67之间的最小距离以及第二腔73和第四腔77与第二导电通孔69之间的最小距离。在图4所不的实施方式中，第一导电层58的电介质材料79可被用于盖住并密封第一腔71。第三电介质层62的电介质材料79可被用于盖住并密封第二腔73,并且第一金属层58的电介质材料79可以被用于提供第二腔73的底部。[0071]导电通孔67、69、70和导电层58、61可以包括一种或更多种金属。在一个实施方式中，第一导电通孔67包括钨，并且第一导电层58和第二导电层61以及第二导电通孔69和第三导电通孔70可以包括高纯度铜。[0072]在一些实施方式中，导电通孔67、69、70的侧壁和底部可以包括一个或更多个另外的层，所述另外的层可以提供导电通孔的钨或铜与通孔的由电介质材料形成的侧壁之间的粘附促进功能。例如，可以在导电通孔69、70的侧壁上布置Ti、TiN、Cu籽晶层、Cu堆叠。接触垫64可以包括铜并且可以包括易于焊接的最外面的导电层。在一些实施方式中，接触垫64包括最外面的金层或铝层。[0073]电介质层57、60、62和导电层58、60的电介质材料79可以包括不同的材料。在一些实施方式中，电介质层57、6〇、62包括SiOx或Si〇2,并且导电层58、60的电介质材料79包括诸如SiNx的氮化物。[0074]腔71、75、73、77可以在高电场强度的区域在被定位在金属化级56、59内，以有效地减少所涉及的不同电极结构的电容耦合。[0075]对于包括高纯度铜通孔和铜导电层的金属化结构55,可以使用大马士革damascene技术。在一些实施方式中，第一导电层58的铜部分可以通过单大马士革技术形成，而第二导电通孔69和另一漏极滑槽S0可以利用双大马士革技术形成，使得第二导电通孔69和另一漏极滑槽80以单一沉积工艺形成并且成为一体。[0076]图5a示出了用于制造半导体器件的方法的示意性流程图90。在框91中，向包括LDM0S晶体管结构的半导体衬底的前表面施加至少一个电介质层。在框92中，在至少一个电介质层中形成开口。在框93中，用另一电介质层覆盖开口以密封腔。[0077]腔可以填充有介电常数比限定腔的壁的电介质层的介电常数低的材料。例如，腔可以包括空气或真空。因此，腔可以用于提供电介质层的介电常数的局部减小，并且通过在金属化结构内的适当放置来减少寄生耦合。[0078]图5b示出了用于形成开口的方法的流程图1〇〇。在该实施方式中，在框101中，在至少一个电介质层中形成第一开口并且用牺牲材料填充第一开口。在框1〇2中，在第一电介质层上形成第二电介质层。在框1〇3中，在第二电介质层中形成至少一个第二开口以露出导电材料在第一开口内的区域。在框104中，通过第二开口从第一开口去除牺牲材料。在框105中，向第二电介质层施加另一层以封闭和密封第二开口，从而密封腔。另一层可以是电介质材料，从而形成由电介质材料在所有侧上限定的腔。[0079]牺牲材料可以是导电材料，并且可以是与插入到耦合至LDM0S晶体管的一个或更多个掺杂区的导电通孔中的导电材料相同的导电材料。[0080]在一个实施方式中，该方法可以在与形成到LDM0S晶体管的一个或更多个掺杂区中的导电通孔的同时进行。在该实施方式中，布置在耦合至LDM0S晶体管的电极的导电通孔中的导电材料保持被第二电介质层覆盖和保护，同时通过第二开口从填充有导电材料的未耦合至LDM0S晶体管的电极的第一开口去除牺牲材料。用牺牲材料填充的第一开口可以称为伪结构或伪导电通孔，这是因为它们不形成金属化结构的导电的再分布结构的一部分。[00S1]通过首先用插入到导电通孔中的导电材料来填充第一电介质层中的开口来制造腔，可以使所需的另外的步骤的数目最小化，这是因为与制造导电通孔相比，另外的步骤限于在第三电介质层中开口的形成和蚀刻工艺以去除导电材料。[0082]可以选择腔的位置，以便减小由金属化结构针对LDM0S晶体管的电极所提供的一个或更多个导电路径之间的电容耦合，例如以减小栅极与漏极之间，栅极与源极之间，和或源极与漏极之间的电容耦合。在金属化结构是多级金属化结构的实施方式中，一个或更多个腔可以被布置在多级金属化结构的一个或更多个层中。[0083]可以通过施加结构化掩模而在第一电介质层和第二电介质层中形成开口。第二电介^层中的开口可以在横向上小于第一开口的横向区域。在一些实施方式中，两个或更多个离散的开口被形成在作为腔的前体或作为伪结构的单个导电通孔之上。可以选择第二电介质层中的开口的数目、大小和布置以允许在第二导电通孔内完全蚀刻导电材料，使得腔仅由电介质材料限定bounded，并且使得通过施加另外的电介质层来可靠地覆盖开口从而形成封闭和密封的腔。腔可以延伸到一个或更多个另外的电介质层中，使得腔的侧壁由两个或更多个堆叠的电介质层形成。[0084]耦合至LDM0S晶体管的导电通孔和用作伪结构的导电通孔还可以包括被布置在开口的侧壁且可选地底部上的一个或更多个另外的层。一个或更多个另外的层针对用钨填充的通孔可以包括Ti和或TiN，以及针对用Cu填充的通孔可以包括Ta和或TaN，并且用作粘合促进剂和或扩散阻挡层。[0085]可以通过蚀刻技术从第二导电通孔去除包括任何另外的衬里层的导电材料，蚀刻技术包括反应离子蚀刻和湿法蚀刻或多种蚀刻技术的组合。[0086]图6示出了包括衬底111和形成在衬底111的前表面113中的LDM0S晶体管112的半导体器件110的截面图。衬底111可以包括硅单晶，并且具有至少丨000hm.cm的体电阻率。[0087]LDM0S晶体管112包括高度掺杂的源极区1i4、高度掺杂的漏极区115以及横向布置在高度掺杂的源极区114与高度掺杂的漏极区1i5之间的栅极116。LDM0S晶体管112还包括：?参隶的fe移凶117,其从則表面U3延伸到衬底1U中并且从栅极116延伸到高度掺杂的漏极区115;掺杂的沟道区118,其从前表面113延伸到衬底U1中并且从栅极延伸到高度掺杂的源极区114;以及掺杂的本体接触区ng。掺杂的本体接触区119从前表面113比掺杂的沟道区118更深地延伸到衬底111中。[0088]高度掺杂的源极区114、高度掺杂的漏极区115和漂移区117具有与衬底U1的导电类型相反的第一导电类型，例如n-型。沟道区118和本体接触区111具有与第一导电类型相反的第二导电性，例如p-型。[0089]LDMOS晶体管114还包括:场板120,其在高度掺杂的漏极区115的方向上从栅极116延伸；以及栅极屏蔽121，其在高度掺杂的源极区114的方向上从栅极116延伸。LDMOS晶体管114还包括掺杂的埋置层147,其耦合至延伸穿过衬底的横向区域的本体接触区U1。掺杂的埋置层147与衬底111的前表面113和后表面间隔一定距离，并且与场板12〇和漂移区117—起形成LDM0S晶体管114的RESURF结构的一部分。[0090]半导体器件110包括被布置在前表面113上的多级金属化结构，其提供从高度掺杂的源极区114、高度掺杂的漏极区115和栅极116到位于半导体器件11〇的外表面处的相应的接触垫的导电路径。[0091]第一金属化级122包括四个电介质层的堆叠，这包括被布置在前表面113上的二氧化硅Si〇2层123、被布置在Si〇2层123上的硼磷硅玻璃BPSG层124、被布置在BPSG层124上的氮化硅层I25、被布置在氮化硅层125上的硅氧化物SiOx层126以及被布置在SiOx层126上的另一氮化硅层127。[0092]穿过该多层电介质堆叠而形成通孔，以提供被布置在高度掺杂的漏极区115上并且耦合至该漏极区115的导电通孔128,耦合至栅极的导电通孔129以及耦合至高度掺杂的源极区114的导电通孔130。导电通孔129与栅极116之间的电接触发生在图6所示的平面之外。[0093]另外的两个导电通孔131、132位于与耦合至高度掺杂的漏极区115的导电通孔128的相对的侧面133、134相邻的位置。导电通孔128、129、130、131、132可以包括位于侧壁和底部上的一个或更多个衬里，例如Ti层和TiN层。导电通孔128、129、130、131、132填充有导电材料，其在本实施方式中为钨。可以使上表面135平坦化，使得通孔128、129、130、131、132的导电材料和SiOx层的上表面基本上共面。[0094]导电通孔128、129、130、131、132在每种情况下都是延伸到图中的平面中的一排通孔。[0095]导电通孔1：31、132现在经受另外的工艺以在第一金属化级122的电介质材料内形成腔。导电通孔m、132可以被认为是伪结构，因为它们不形成金属化结构的导电的再分布结构的一部分。[0096]如图7所示，氮化硅层136被施加到SiOx层126并且覆盖导电通孔128、129、130。抗蚀剂掩模139被施加到氮化物层136并且被构造成使得形成导电通孔131、132之上的开口137、138。在表面135处，开口137、138在横向上小于导电通孔131、132的横向区域。[0097]如图8所示，例如通过使用蚀刻技术从导电通孔13U132去除包括衬里层的导电材料，以产生穿过电介质堆叠的两个开口140、140’，开口140、140’与耦合至高度掺杂的漏极区115的导电通孔128相邻并且与该导电通孔128隔开。[0098]如图9所示，向氮化硅层136施加例如包括Si〇2的电介质层141，其覆盖氮化硅层136中的开口137、138并且在第一金属化级122的电介质材料内形成腔144、145。[00"]对Si〇2层141和氮化硅层136进行图案化以形成到分别耦合至高度掺杂的漏极区115和高度掺杂的源极区114的导电通孔128、130的开口。[0100]高纯度铜被沉积并且填充开口，并因此电气耦合至通孔128、130内的导电材料。执行平坦化处理以产生布置在热氧化物层141内的离散的铜部分。这样的工艺可以被称为单大马士革工艺。[0101]在沉积高纯度铜之前，可以在开口内沉积氮化钽、钽、铜籽晶层堆叠，并且可以利用电镀技术沉积填充开口的铜材料。然后可以例如利用化学机械抛光CMP使表面平坦化。[0102]图1〇示出了腔144、145的布置和到高度掺杂的漏极区115的导电连接的平面图。[0103]从平面图可以看出，高度掺杂的漏极区115和漏极滑槽146具有细长的条带形状。漏极滑槽146在横向上略宽于高度掺杂的漏极区115。[0104]提供多个导电通孔128,每个导电通孔128具有小于漏极滑槽146的横向区域的横向区域。导电通孔128沿着高度掺杂的漏极区115和漏极滑槽146的长度而被间隔布置。漏极滑槽146被布置在多个接触通孔128上并与多个接触通孔128电耦合。[0105]多个腔144、144’被布置在与漏极滑槽146的第一侧150和导电通孔128相邻并且基本平行的行中，并且多个腔145、145’被布置成与漏极滑槽146的相对侧151相邻。在平面图中也可以看出，到腔144、144’和145、145’的开口137在横向上小于腔144、144,和145、145的横向区域。腔144、145与导电通孔128的相应侧之间的最小距离由漏极滑槽146的横向宽度确定，因为漏极滑槽146的横向宽度大于导电通孔128的横向宽度。[0106]图11示出了在沉积布置在第一金属化级122上的第二金属化级160之后的半导体器件110。第二金属化级160可以包括电介质层的堆叠，其包括:布置在Si〇2层141上的氮化硅层lei;布置在氮化硅层lei上的Si〇2层I62;布置在Si〇2层162上的氮化硅层163;布置在氮化硅层163上的Si〇2层164;布置在Si〇2层164上的氮化硅层165;以及布置在氮化硅层165上的Si02层166。[0107]第二金属化级160包括延伸穿过氮化硅层161和Si02层162的金属通孔部167。第二金属化级160还包括延伸穿过氮化硅层163和Si02层164的导电的再分布结构。在用于漏极接触的金属化结构169的情况下，可以设置沿着下面的漏极滑槽146的长度间隔开布置的多个导电通孔167。再分布部168可以具有细长的基本为条带的形状。可以通过在电介质层的堆叠中形成开口并且利用双大马士革技术填充开口来制造导电通孔167和导电部168,以利用单沉积工艺形成层161、162中的导电通孔和电介质层163、164中的导电部168二者。[0108]在第二金属化级160中形成有腔的实施方式中，如图12所示，可以通过在电介质层161、162、163、164的堆叠内与导电通孔167和再分布层168—起形成牺牲金属部或伪结构170来形成腔。伪结构170可以具有细长形状，并且被布置在基本上平行于漏极接触堆叠169的导电结构的侧面而延伸的行中。[0109]在一些实施方式中，一行伪结构170的漏极侧边缘可以位于栅极之上。[0110]为了从伪结构170去除铜，可以在覆盖导电层168的顶部的氮化硅层165和Si〇2层166中形成开口。到每个伪结构170的一个或更多个开口171可以被形成在氮化硅层165中。可以利用蚀刻工艺通过这些开口171去除伪结构170的导电材料，特别是高纯度铜，以形成由电介质材料限定的腔172。[0111]如图12所示，可以通过随后沉积另一氧化物层173来覆盖氮化硅层165中的开口171，从而形成密封腔172。也可以在漏极接触结构169的相对侧上形成一个或更多个另外的腔。[0112]图13示出了第二金属化级160的平面图，并且示出了被布置在多个导电通孔167上并与其电耦合的带状漏极滑槽168。腔172和多个开口171被布置在与漏极滑槽168的相对的长边相邻并且与下面的金属层的栅极指状物部分地交叠的行中。源极滑槽被布置成与腔的每个行相邻，而栅极滑槽被布置成与源极滑槽的相对侧相邻。[0113]图14示出了另一金属化级180以在漏极金属堆叠169与外部接触垫181之间提供导电结构。另一金属化级180可以包括一个或更多个电介质层182、183,延伸穿过电介质层165和166的金属接触件1M以及一个或更多个贯通接触件185。接触垫181也可以通过沉积可与金属接触垫1S1的一些或全部外围区域交叠的另一氮化物层186而被限定在上表面上。[0114]在一些实施方式中，诸如图14所示的实施方式，腔144、145、172被布置在多级金属化结构lf55的不同级122、160内。然而，腔可以被布置在多个金属化层中的仅一个金属化层中或不止一个金属化层中。腔的位置可以被选择为使得金属化结构155的电介质材料的局部区域在金属化结构内的如下位置处具有更低的介电常数:该位置适于减小该位置处的最大电场并且适于减小由金属化结构提供的再分布结构的两个或更多个分开的导电部之间的电容耦合，例如在源极再分布结构与漏极再分布结构之间的电容耦合。[0115]LDM0S晶体管112的高度掺杂的源极区114可以通过被布置成与LDMOS晶体管112相邻并且在一些实施方式中在相邻的LDM0S晶体管单元或区段的高度掺杂的源极区114之间的一个或更多个导电的贯穿衬底通孔190,被电耦合至衬底11的后表面。在图6至图14中示出了延伸到图的平面中的一行导电的贯穿衬底通孔190中之一的一部分的右侧。[0116]图15示出了半导体器件110和导电的贯穿衬底通孔190的替选视图。可以在制造LDM0S晶体管112之后并且在向前表面施加金属化结构120之前制造导电的贯穿衬底通孔190〇[0117]导电的贯穿衬底通孔190包括形成在半导体衬底111中的通孔191，其从前表面113延伸到后表面192并且具有由半导体衬底111的材料限定的侧壁193。[0118]在盲孔191的侧壁193上沉积多层衬里194。多层衬里194可以包括例如粘合层和或阻挡层。包括高纯度铜的导电材料195被沉积在通孔191中的多层衬里101上，并且进一步在衬底111的前表面113上延伸并耦合至LDMOS晶体管112的掺杂的源极区114。[0119]导电材料195可以使用两步工艺被沉积并且包括两个子部分。第一子部分196被布置在通孔191的底部中，其完全填充通孔191的底部以在衬底111的后表面192处提供一种类型的导电插塞装置。第二子部分197具有覆盖通孔191的侧壁193和导电插塞196的上表面19S的层的形式，使得第二子部分197围绕通孔191的上部中的间隙199。第二子部分197可以具有原始沉积状态的U形形状和处于退火状态的开放式环形形状。[0120]第一子部分196和第二子部分197可以通过电镀沉积。可以选择用于电镀第一子部分1%和第二子部分197的条件，使得在第一子部分196的沉积期间促进垂直生长并且抑制横向生长，以便在底部填充通孔191的空间并且使得在第二子部分196的生长期间促进横向生长以产生围绕间隙199的衬里。第一子部分196和第二子部分197可以具有不同的微结构。例如，第一子部分196可以具有大于第二子部分197的平均晶粒尺寸。[0121]在随后的处理步骤中，例如在随后的退火工艺期间，衬底111可以经受升高的温度。升高的温度可能导致第一子部分196和第二子部分197内的晶粒生长，使得第二子部分196的底部与第一子部分197之间的界面不再可辨别。布置在通孔191的侧壁193上的第二子部分197的区域可以从第一子部分196辨别出，第一子部分196通过微结构差异例如，更小的平均晶粒尺寸来填充通孔191。[0122]第二子部分197的布置在前表面113上的导电部200可以基本上被电介质材料包围。这种布置和方法被称为双大马士革工艺，因为利用单沉积工艺在通孔191中形成垂直导电层且在衬底111的前表面113上形成横向导电层，并且形成以电介质矩阵形式嵌入的导电部。[0123]腔201被布置在导电的贯穿衬底通孔190的上部中。腔201可以由电介质材料限定。在一些实施方式中，第一电介质材料202为通过导电材料195的第二子部分197和第一子部分196而被形成在通孔191中的间隙199作衬里。第二电介质材料203覆盖间隙199并且与第一电介质材料202—起限定密封且封闭的腔201。[0124]导电的贯穿衬底通孔190被部分地填充，并且包括在其上部的电介质限定的腔201。导电的贯穿衬底通孔190包括由导电插塞196提供的底部封闭的金属平面和由对腔201进行密封的电介质层203形成的顶部平面。底部处的封闭的金属平面防止在对衬底111的后表面192进行加工期间污染通孔，并且腔201提供了膨胀空间。[0125]可以通过将导电材料195插入盲孔中并对初始衬底的后表面进行加工以去除材料并且露出第一子部分196在最终衬底111的后表面192中的底部204,来制造导电的贯穿衬底通孔190，以便将LDM0S晶体管112的源极114电耦合至衬底111的后表面192。衬底111的最终厚度tf可以为大约60wn。[0126]一个或更多个导电层205被布置在半导体衬底111的后表面192和导电通孔191的底部204上。导电层205借助第一子部分196和第二子部分197的导电材料而被耦合至源极114。衬底111的后表面191上的导电层205可以被用于安装器件并且将源极114电耦合至裸芯片垫或凸缘。[0127]根据本文所描述的任何一个实施方式的包括一个或更多个LDMOS晶体管的半导体器件，可以被用于高频功率放大电路例如在7〇〇MHz至3.6GHz范围内的频率处工作的蜂窝通信中所使用的RF功率放大电路）、在蜂窝通信网中的功率转换以及Doherty配置放大电路中。[0128]为了便于描述，使用诸如“下”，“下方”，“下面的”，“之上”，“上”等的空间相关的术语来解释一个元件相对于第二元件的定位。除了不同于附图所示的取向之外，这些术语旨在包括器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、区段等，并且也不旨在限制。在整个说明书中，相同的术语指代相同的元素。[0129]如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等是指示这些元素或特征的存在但是不排除另外的元素或特征的开放式术语。单数形式旨在包括复数和单数，除非上下文另有明确说明。应当理解，除非特别说明，否则本文所描述的各种实施方式的特征可以彼此组合。[0130]虽然本文已经示出和描述了特定实施方式，但是本领域普通技术人员将会理解，可以在不脱离本发明的范围的情况下用各种替代和或等效实现来代替所示和所描述的特定实施方式。本申请旨在覆盖本文讨论的特定实施方式的任何修改或变化。因此，本发明仅由权利要求及其等同物来限定。

权利要求：1.一种半导体器件，包括：半导体衬底，其包括前表面；在所述前表面中的横向扩散金属氧化物半导体LDM0SB体管；以及被布置在所述前表面上的金属化结构，其中，所述金属化结构包括被布置在至少一个电介质层中的至少一个腔。2.根据权利要求1所述的半导体器件，其中，所述至少一个腔由电介质材料在所有侧上限定。3.根据权利要求1所述的半导体器件，其中，所述至少一个腔被布置在所述金属化结构的具有大于所述半导体器件的平均电场的电场的区域中。4.根据权利要求1所述的半导体器件，其中，所述至少一个腔被布置在所述LDMOS晶体管的漏极区与栅极之间，以减小电容耦合。5.根据权利要求1所述的半导体器件，其中，所述金属化结构包括被布置在所述前表面上的第一电介质层、被布置在所述第一电介质层上的第一导电层以及至少一个第一导电通孔，其中，所述至少一个腔被布置成与所述至少一个第一导电通孔的侧面相邻。6.根据权利要求5所述的半导体器件，其中，所述至少一个第一导电通孔将所述LDMOS晶体管的漏极电耦合至所述第一导电层。7.根据权利要求5所述的半导体器件，其中，第一腔被布置成与所述至少一个第一导电通孔的第一侧相邻，并且第二腔被布置成与所述至少一个第一导电通孔的第二侧相邻，所述第二侧与所述第一侧相对。8.根据权利要求7所述的半导体器件，其中，所述第一腔延伸穿过所述第一电介质层、并且由第二电介质层限定下表面且由第三电介质层限定上表面，其中，所述第三电介质层包括与所述第一腔连通的多个开口，所述多个开口被第四电介质层覆盖。9.根据权利要求8所述的半导体器件，其中，所述第一电介质层包括三个子层:包括硼磷硅玻璃BPSG的第一子层;包括氮化硅SiN的第二子层；以及包括硅氧化物SiOx的第三子层，并且其中，所述第二电介质层包括氮氧化硅Si〇N，所述第三电介质层包括SiN以及所述第四电介质层包括SiOx。10.根据权利要求7所述的半导体器件，其中，所述第一腔被布置在场板的漏极侧边缘与所述LDMOS晶体管的漏极区之间。11.根据权利要求8所述的半导体器件，还包括在被布置在所述第四电介质层上的第五电介质层中的至少一个第三腔。12.根据权利要求11所述的半导体器件，还包括延伸穿过所述第五电介质层的第二导电通孔，其中，所述至少一个第三腔被布置成与所述第二导电通孔的侧面相邻。13.根据权利要求12所述的半导体器件，其中，所述第二导电通孔与被布置在所述第五电介质层上的滑槽成一体。14.根据权利要求1所述的半导体器件，其中，第一多个腔被布置在与延伸穿过所述第一电介质层的导电通孔的第一侧面相邻的第一行中。15.根据权利要求14所述的半导体器件，其中，第二多个腔被布置在与延伸穿过所述第一电介质层的导电通孔的第二侧面相邻的第二行中，所述第二侧面与所述第一侧面相对。16.根据权利要求1所述的半导体器件，其中，所述半导体衬底具有体电阻率P多1000hm_cm〇17.根据权利要求16所述的半导体器件，还包括从所述半导体衬底的所述前表面延伸到后表面的导电通孔，所述导电通孔耦合至所述LDM0S晶体管的源极。18.一种横向扩散金属氧化物半导体LDM0S晶体管，包括：半导体衬底，其包括前表面；被布置在所述前表面中的掺杂源极区、栅极、掺杂漏极区、掺杂沟道区、掺杂漏极漂移区以及掺杂本体接触区；被布置在所述前表面上的金属化结构，所述金属化结构包括一个或更多个电介质层、被布置在所述一个或更多个电介质层之间的一个或更多个导电的再分布层以及延伸穿过所述一个或更多个电介质层的一个或更多个导电通孔;以及由电介质材料限定的至少一个腔，所述至少一个腔的介电常数低于限定所述至少一个腔的所述电介质材料的介电常数。19.根据权利要求18所述的LDM0S晶体管，其中，所述至少一个腔被布置成与导电的漏极滑槽的相对侧相邻。20.根据权利要求18所述的LDM0S晶体管，其中，至少一个第一腔被布置在第一电介质层中，并且至少一个第二腔被布置在第二电介质层中，使得所述腔具有在所述金属化结构内的偏移堆叠布置。21.根据权利要求18所述的LDM0S晶体管，其中，被布置在晶体管接触件上的最下面的导电通孔包括钨，并且耦合至所述第一导电通孔的另一导电通孔包括高纯度铜。22.根据权利要求18所述的LDM0S晶体管，还包括从所述半导体衬底的所述前表面延伸到后表面的贯穿衬底通孔。23.根据权利要求22所述的LDM0S晶体管，其中，所述贯穿衬底通孔包括与所述后表面相邻的第一部分和在所述第一部分上的第二部分，其中，所述第一部分填充所述贯穿衬底通孔，且所述第二部分给所述贯穿衬底通孔的侧面作衬里并且包围间隙。24.—种用于制造半导体器件的方法，包括：向包括横向扩散金属氧化物半导体LDM0S晶体管结构的半导体衬底的前表面施加电介质层；在至少一个电介质层中形成开口；以及用另一电介质层覆盖所述开口以密封腔。25.根据权利要求24所述的方法，其中，形成所述开口包括：在所述第一电介质层中形成第一开口并且用牺牲材料填充所述第一开口；在所述第一电介质层之上形成第二电介质层；在所述第二电介质层中形成第二开口以露出所述牺牲材料在所述第一开口内的区域；通过所述第二开口从所述第一开口中去除所述牺牲材料；以及在所述第二电介质层上施加所述另一电介质层以封闭和密封所述第二开口并且密封所述腔。26.根据权利要求25所述的方法，其中，所述第二电介质层在从所述第一开口中去除所述牺牲材料期间覆盖导电通孔。27.—种用于制造半导体器件的方法，包括：^付力电吊数小于被布置在横向扩散金属氧化物半导体ldmos晶体管上的金属化结构的电介质材料的介电常数的一个或更多个腔定位在使得减小以下中的一种或更多种的位置处:在所述位置处的金属化结构中的电场、漏极与栅极之间的电容耦合、源极与栅极之间的电容耦合以及源极与漏极之间的电容耦合。

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