申请/专利权人：索尼半导体解决方案公司

申请日：2015-07-08

公开（公告）日：2020-09-18

公开（公告）号：CN106663657B

主分类号：H01L21/822(20060101)

分类号：H01L21/822(20060101);H01L27/04(20060101);H01L27/06(20060101);H01L27/08(20060101);H01L29/786(20060101);H01L29/861(20060101);H01L29/868(20060101)

优先权：["20140725 JP 2014-152225"]

专利状态码：有效-授权

法律状态：2020.09.18#授权;2017.08.01#实质审查的生效;2017.05.10#公开

摘要：静电保护器件包括绝缘体和半导体层。所述半导体层包括器件形成区和器件分离区。所述器件形成区包括依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域。所述第二导电型区域包括与所述本体区电分离的第二导电杂质扩散层。所述器件分离区包括围绕所述器件形成区的器件分离层。此外，栅极电极被设置在所述半导体层中的所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。

主权项：1.一种静电保护器件，其包括：绝缘体；半导体层，所述半导体层形成在所述绝缘体上且包括器件形成区和器件分离区，所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层，其中，在所述静电保护器件的静电放电操作期间，所述第二导电型区域和所述次级第一导电型杂质扩散层之间形成PN结，所述器件分离区包括围绕所述器件形成区的器件分离层；和栅极电极，所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。

全文数据：静电保护器件和静电保护电路技术领域[0001] 本发明涉及用于保护电路避免产生静电放电现象的静电保护电路，以及用于静电保护电路的静电保护器件。背景技术[0002] 一般而言，半导体集成电路易受到静电放电的影响，且因此可能易于损坏。静电放电的一个典型产生源例如是人体，人体中累积有2000V以上的静电。因此，当人在针对静电不采取任何保护措施的情况下处理安装有半导体集成电路的ic封装时，存在发生急剧的静电放电的可能性，这可能会造成组成半导体集成电路的各电路和各器件的物理损坏。[〇〇〇3]作为用于保护半导体集成电路免受这样的静电放电的影响的方法，通常是通过插入二极管作为静电保护器件来形成电阻式路径以从作为被保护电路的半导体集成电路分流出到电极焊盘的路径。使用这种方法，能够防止静电放电到达被保护电路。[0004]另一方面，近年来，随着移动信息通信终端等中的更高速的无线通信，处理高频RF信号的器件变得越来越重要。伴随着小型化，SOI绝缘体上硅技术和S0S蓝宝石上硅技术已经是更高速器件不可缺少的技术。根据SOI技术和S0S技术，除了进行面内方向的器件分离以外，也进行深度方向的绝缘分离，从而减小由于结面积junct1narea的缩小而造成的寄生电容。因此，能够实现RF特性的增强，例如操作的高速化、谐波畸变的降低和表示高频信号传输泄漏的隔离特性的增强。[0005] 伴随着器件的特性增强，静电保护器件对RF特性的影响也变得重要。考虑这样的情况:二极管作为静电保护器件例如被插入在RF信号线与参考电位线之间，以保护要被连接至输入输出端子的处理RF信号的内部电路免受静电放电的影响。在这种情况下，需要作为静电保护器件的二极管具有如下的结面积:在确保抗静电性方面，由该结面积获得相当大的静电放电能力。另一方面，与二极管具有的结面积成比例的寄生电容不利地影响例如谐波畸变和隔离特性等RF特性。因此，难以既实现抗静电性又实现RF特性，这是因为确保静电放电能力和寄生电容减小是互相矛盾的。[00〇6]为了既实现抗静电性又实现RF特性，例如，已经提出了PTL1中公开的半导体集成电路和PTL2中公开的静电放电保护器件。[〇〇〇7]引用列表[〇〇〇8]专利文献[〇〇〇9]PTL1:公开号为2007-288210的日本待审专利申请[〇〇1〇]PTL2:公开号为2010-532566的日本待审专利申请PCT申请的日语翻译公开发明内容[〇〇11]然而，根据PTL1，难以既实现保护被保护电路尤其是在高频区域内的能力又实现RF特性。此外，根据PTL2,因为控制栅极电极的电位的控制电路被单独设置，所以难以实现小型化和简单化，而且，流至静电保护二极管的泄漏电流的发生也是一个问题。[0012] 因此，期望提供在抗静电性和RF特性方面均优越的并且在保护被保护电路方面具有高能力的静电保护电路，以及用于所述静电保护电路的静电保护器件。[0013] 根据本发明实施例的静电保护器件包括绝缘体和形成在所述绝缘体上的半导体层。所述半导体层包括:器件形成区，在所述器件形成区中，依次布置有初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层;和器件分离区，所述器件分离区包括围绕所述器件形成区的器件分离层。此外，栅极电极被设置在所述半导体层中的本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。[0014] 根据本发明实施例的静电保护电路包括绝缘体和均形成在所述绝缘体上的静电保护器件和半导体集成电路。所述静电保护器件包括半导体层和栅极电极。所述半导体层包括器件形成区和器件分离区。所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域。所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层。所述器件分离区包括围绕所述器件形成区的器件分离层。所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。所述半导体集成电路被设置在所述半导体层中。[0015] 根据本发明实施例的静电保护器件和静电保护电路，当静电施加于所述初级第一导电型杂质扩散层时，所述本体区用作沟道区以使静电电位传导至电开路即，处于浮动状态的所述次级第一导电型杂质扩散层。被传导有静电电位的所述次级第一导电型杂质扩散层与相邻于所述次级第一导电型杂质扩散层的包括有所述第二导电型杂质扩散层的所述第二导电型区域的结进入正向偏置状态。因此，从所述初级第一导电型杂质扩散层通过沟道区本体区由所述次级第一导电型杂质扩散层与所述第二导电型区域的结形成一阶二极管。通过所述一阶二极管的形成，进行静电放电操作。即，当所述初级第一导电型杂质扩散层被施加静电时，静电保护器件起到含有一个PN结的一阶二极管的作用，从而能够进行静电放电。[〇〇16]与之相对地，在正常操作期间即，当不发生静电放电时，静电保护器件起到串联连接有三个PN结的三阶二极管的作用。更加具体地，在这种情况下，例如，用作信号电位的所述初级第一导电型杂质扩散层的电位低于用作电源电位的所述栅极电极或所述第二导电型区域第二导电型杂质扩散层的电位。因此，所述本体区不用作沟道区。因此，电开路的所述次级第一导电型杂质扩散层维持这样的状态。此外，不用作沟道区的本体区也是电开路的，且因此所述本体区与经受信号电位施加的所述初级第一导电型杂质扩散层的结处于弱正向偏置状态。与此相反，所述本体区与所述次级第一导电型杂质扩散层的结处于弱反向偏置状态。此外，所述次级第一导电型杂质扩散层与作为电源电位的所述第二导电型区域的结也处于弱反向偏置状态。因此，所述初级第一导电型杂质扩散层与所述本体区的结电容、所述本体区与所述次级第一导电型杂质扩散层的结电容以及所述次级第一导电型杂质扩散层与所述第二导电型区域的结电容串联连接。静电保护器件的寄生电容与以前相比被更加充分地减小。[0〇17]根据本发明实施例的静电保护器件和静电保护电路，能够实现在保护被保护电路的能力、抗静电性和RF特性方面的优越性能。注意，本发明的效果不限于此，且可以是下文所述效果中的任何效果。附图说明[0018] 图1A是根据本发明第一实施例的静电保护器件的构造例的横截面图。[0019] 图1B是图1A图示的静电保护器件的构造例的平面图。[0020] 图2A说明了根据本发明第二实施例的含有图1A的静电保护器件的输入输出电路的操作。[0021] 图2B说明了根据本发明第二实施例的含有图1A的静电保护器件的输入输出电路的另一个操作。[0022] 图3是根据本发明第三实施例的静电保护器件的构造例的横截面图。[0023] 图4A说明了根据本发明第四实施例的含有图3的静电保护器件的输入输出电路的操作。[0024] 图4B说明了根据本发明第四实施例的含有图3的静电保护器件的输入输出电路的另一个操作。[0025] 图5A说明了根据本发明第五实施例的静电保护电路中的针对正静电的静电保护操作。[0026] 图5B说明了根据本发明第五实施例的静电保护电路中的针对负静电的静电保护操作。[0027] 图5C说明了根据本发明第五实施例的静电保护电路中的通常操作。[0028] 图6A说明了常见静电保护电路中的针对正静电的静电保护操作。[0029] 图6B说明了常见静电保护电路中的针对负静电的静电保护操作。[0030] 图6C说明了常见静电保护电路中的通常操作。[0031] 图7说明了作为参考例的静电保护电路。[〇〇32]图8是应用于图6A至图6C中所示的常见静电保护电路的保护二极管的构造的横截面图。[〇〇33]图9是图示了在被安装在图5A至图5C中所示的静电保护电路上的静电保护器件中的频率与阻抗之间的关系的特性图。[〇〇34]图10是图示了在被安装在图5A至图5C图示的静电保护电路上的静电保护器件中的电压与电流之间的关系的特性图。具体实施方式[〇〇35]下面参照附图详细说明本发明的一些实施例。注意，以下面的顺序给出说明。[〇〇36] 1.第一实施例正保护器件[0037] 1-1构造[〇〇38] 1_2操作施加有正静电时，正常时间[〇〇39] 2.第二实施例使用正保护器件的输入输出电路[0040] 2-1构造[0〇41] 2-2操作施加有正静电时，正常时间[〇〇42] 3.第三实施例负保护器件[0043] 3-1构造[0044] 3—2操作施加有负静电时，正常时间[0〇45] 4•第四实施例使用负保护器件的输入输出电路[0046] 4-1构造[〇〇47] 4-2操作施加有负静电时，正常时间[0〇48] 5•第五实施例含有正保护器件和负保护器件的静电保护电路[0049] 5-1构造[0〇5〇] 5_2施加有正静电时的操作[0〇51] 5-3施加有负静电时的操作[〇〇52] 5-4正常时间内的操作[〇〇53]〈第一实施例[〇〇54][静电保护器件1的构造]^055]图1A图示了根据本发明第一实施例的静电保护器件1的横截面构造。此外，图1B图示了静电保护器件1的平面构造。图1A对应于沿着图1B图示的切割线IA-1A在箭头方向上观察到的横截面。[0〇56]静电保护器件1用于保护被保护电路例如半导体集成电路等免受由于正静电放电而造成的损害。静电保护器件1具有SOI绝缘体上桂结构，其中，例如，半导体层2〇和栅极电极31依次堆叠在基体1〇上。[〇〇57]基体10具有这样的构造:例如由氧化硅膜制成的薄埋入氧化膜12被设置在例如由单晶硅制成的支撑基板11上。半导体层20例如是由单晶硅制成的薄膜，并且包括器件形成区R1和围绕着器件形成区R1的设置有器件分离层21的器件分离区R2。器件分离层21例如是由氧化硅膜Si02制成的绝缘膜，并且例如利用STI浅沟槽隔离技术来形成。[0〇58]在器件形成区R1中，依次布置有作为初级第一导电型杂质扩散层的p+阳极区22、本体区23、作为次级第一导电型杂质扩散层的P+电位传输区24以及与本体区23电分离的并且包含作为第二导电型杂质扩散层的N+阴极区25A的阴极区如。在本体区23的一部分中设置有成对的P型低水平掺杂漏极PLDD23A和23B。在器件形成区R1中，绝缘膜26被设置用来覆盖P+阳极区22、本体区23、P+电位传输区24和包括N+阴极区25A在内的阴极区25的全部。然而，P+阳极区22的上表面的一部分和N+阴极区25A的上表面的一部分不被绝缘膜26覆盖，并且分别连接至阳极电极33和阴极电极34。[0〇59] 栅极电极31被设置在本体区23上，绝缘膜26位于栅极电极31与本体区23之间。因此，绝缘膜26的被插入在本体区23与栅极电极31之间的部分起到栅极绝缘膜的作用。栅极电极31的两侧分别邻接地设置有侧壁间隔件32A和32B，且整个部件都覆盖有绝缘膜35。注意，图1B省略了绝缘膜26和绝缘膜35的图示。[0060] 本体区23是N型阱，并且在堆叠平面内在XY平面内被P+阳极区22、p+电位传输区24和器件分离层21围绕。换言之，本体区23的端面与P+阳极区22、P+电位传输区24和器件分离层21中的任何一者均接触。此外，本体区23在厚度方向Z轴方向上插入在埋入氧化膜12与绝缘膜26之间。换言之，本体区23的下表面与埋入氧化膜I2接触，且本体区23的上表面与绝缘膜26接触。[〇〇61]P+电位传输区24在堆叠平面内在XY平面内被本体区23、阴极区25和器件分离层21围绕。换言之，P+电位传输区24的端面与本体区23、阴极区25和器件分离层21中的任何一者均接触。此外，P+电位传输区24在厚度方向Z轴方向上被插入在埋入氧化膜丨2与绝缘膜26或任何其它绝缘膜例如绝缘膜35之间。换言之，P+电位传输区24的下表面与埋入氧化膜12接触，且P+电位传输区24的上表面与绝缘膜26或任何其它绝缘膜例如绝缘膜35接触。[〇〇62]在这样的构造的情况下，本体区23和P+电位传输区24被与周围隔离因而处于电开路状态，即处于浮动状态。注意，阴极区25通过P+电位传输区24、埋入氧化膜12和器件分离层21与本体区23电分离。[〇〇63]形成在本体区23的一部分中的成对的PLDD23A和23B被定位为分别面对以其间插入有栅极电极31的方式设置的成对的侧壁间隔件32A和32BOPLDD23A和23B例如均是在形成栅极电极31后通过将P型杂质离子注入本体区23而形成的P-杂质扩散层。[0〇64]P+阳极区22和P+电位传输区24均由P+杂质扩散层制成，并且在与栅极电极31的两侧相邻接地形成侧壁间隔件32A和32B之后，被共同地形成。[0〇65]栅极电极31和N+阴极区25A阴极电极34例如可以连接到共同的配线，且可以具有共同的第一电位。另一方面，P+阳极区22阳极电极33具有不同于第一电位的第二电位。如本文中所用，例如，第一电位是电源电位或参考电位，且第二电位是信号电位。[0〇66][静电保护器件丨的操作][0〇67]静电保护器件1起到正保护二极管的作用。换言之，栅极电极31和阴极电极34电连接以具有相同的参考电位，且静电保护操作在正静电施加于阳极电极33时开始。更加具体地，当栅极电极31具有参考电位时，栅极电极31正下方的本体区23N型阱在正静电从外部施加于P+阳极区22时用作P+沟道层。因此，静电电位通过用作p+沟道层的本体区23而被传导到电开路的P+电位传输区244+电位传输区24己经被传导有静电电位与具有参考电位的阴极区25的结进入正向偏置状态。因此，从p+阳极区22顺序地通过用作p+沟道层的本体区23，P+电位传输区24与阴极区25的结，N+阴极区25A和阴极电极34以进行静电放电。因此，静电保护器件1在施加有正静电时起到含有一个PN结的一阶静电保护二极管的作用。[0〇68]接着给出在静电保护器件1不起正保护二极管作用的截止状态下，静电保护器件1的操作的说明。换言之，该操作是在进行静电放电之后的时候或在当阳极电极33和阴极电极34各自的电位被施加为使得静电保护器件丨不起正保护二极管作用的时候，静电保护器件1的操作。在阴极电极34和栅极电极31均具有电源电位的情况下，当阳极电极33具有信号电位时，P+阳极区22也具有信号电位，且因此栅极电极31正下方的本体区23N型讲不用作沟道区。这是因为信号电位低于电源电位。因此，P+电位传输区24进入电开路状态。此外，本体区23也是电开路的。因此，p+阳极区22与本体区2:3的结进入弱正向偏置状态，且本体区23与P+电位传输区24的结进入弱反向偏置状态。此外，P+电位传输区24与具有电源电位的N+阴极f25A的结也进入反向偏置状态。因此，静电保护器件丨进入静电保护器件丨不起正保护极管作用的截止状态。因此，静电保护器件1在截止状态下处于p+阳极区22与本体区23的第了结、本体区23与P+电位传输区24的第二结和P+电位传输区24与阴极区25的第三结串联连接的状态。例如，这能够使阳极电极33与阴极电极34之间的寄生电容减小到图8所示的普通栅极一极管结构的该寄生电容的约三分之一。另一方面，如前所述，静电保护器件1在施加有静电时表现为含有一个PN结的一阶静电保护二极管，且因此以在三个pN结简单地串联连接的情况下的电压的约三分之一进行静电保护操作。[0069]因此，根据本实施例的静电保护器件1在施加有正静电时起到经由合适路径进行静电放电的一阶静电保护二极管的作用，且在施加有正静电以外的正常操作期间起到含有串联连接的三个PN结的二极管的作用。因此，能够在确保免受静电放电影响的高保护能力的同时，通过减小正常操作期间的寄生电容来抑制阻抗尤其是对高频信号的阻抗的降低，从而实现高隔离特性。此外，静电保护器件1具有简单的构造，且因此能够通过下面的与一般的PM0S晶体管的程序类似的程序而被容易地制造。[0070] 〈第二实施例〉[0071] [含有静电保护器件1的输入输出电路的构造][〇〇72]图2A和图2B图示了使用静电保护器件1的输入输出电路的示例。图2A和图2B图示的输入输出电路组成作为被保护电路的半导体集成电路未图示的一部分。图2A说明了使用静电保护器件1的输入输出电路的构造以及当正静电施加于该输入输出电路时的静电保护器件1的静电保护操作。此外，图2B说明了使用静电保护器件1的输入输出电路的构造以及在含有该输入输出电路的半导体集成电路的正常操作期间的静电保护器件1的状〇[OO73]在图以和图2B所示的输入输出电路中，静电保护器件1的栅极电极31和阴极电极34连接到电源电位线LV，且静电保护器件1的阳极电极33连接到信号电位线LS。用于将电源施加于半导体集成电路的焊盘Vdd连接至电源电位线LV，且用于供给半导体集成电路的输入输出信号的焊盘RF连接至信号电位线LS。[〇〇74][含有静电保护器件1的输入输出电路的操作][0〇75]在焊盘Vdd接地以使电源电位线LV具有参考电位的状态下，当相对于参考电位的正静电施加于焊盘RF时，静电保护器件1开始静电保护操作图2A。当在焊盘Vdd接地且栅极电极31具有参考电位的情况下，正静电从焊盘RF通过信号电位线LS施加于P+阳极区22时，栅极电极31正下方的本体区23N型讲用作P+沟道层。因此，静电电位通过用作p+沟道层的本体区2:3而被传导至电开路的P+电位传输区对。已经被传导有静电电位的p+电位传输区24与具有参考电位的阴极区25的结进入正向偏置状态。因此，静电放电从p+阳极区22顺序地通过用作P+沟道层的本体区23、P+电位传输区24与阴极区25的结、N+阴极区25A和阴极电极34,最后到达具有参考电位的电源电位线LV。因此，静电保护器件1在施加有正静电时起到含有一个PN结的一阶静电保护二极管的作用。[M76]接着参照图2B给出以下情况的说明:在作为被保护电路的半导体集成电路未图示的正常操作期间，电源电位施加于焊盘Vdd且信号电位施加于焊盘RF。在这种情况下，电源电位经由电源电位线LV施加于阴极电极34和栅极电极31，且阳极电极33能够从焊盘RF经由信号电位线LS而具有信号电位。这也使P+阳极区22具有信号电位，且因此栅极电极31正下方的本体区23N型讲不用作沟道区。这是因为信号电位低于电源电位。因此，P+电位传%|J区24进入电开路状态。此外，本体区23也是电开路的。因此，p+阳极区22与本体区23N型阱的结进入弱正向偏置状态，且本体区23N型阱与P+电位传输区24的结进入弱反向偏置状态。此外，P+电位传输区24与具有电源电位的阴极区25的结也进入反向偏置状态。因此，静电保护器件1进入静电保护器件1不起正保护二极管作用的截止状态。因此，在截止状态下的静电保护器件1处于P+阳极区22与本体区23的第一结、本体区23与P+电位传输区24的第二结和P+电位传输区24与阴极区2；5的第三结串联连接的状态。例如，这能够使阳极电极33与阴极电极34之间的寄生电容减小到图8所示的普通栅极二极管结构的该寄生电容的约三分之一。[〇〇77]因此，根据本实施例的含有静电保护器件1的输入输出电路在施加有正静电时起到经由合适路径进行静电放电的一阶静电保护二极管的作用，且在施加有正静电以外的正常操作期间起到含有串联连接的三个PN结的二极管的作用。因此，能够在确保免受静电放电影响的高保护能力的同时，通过减小正常操作期间的寄生电容来抑制尤其是对高频信号的阻抗的降低，从而实现高隔离特性。[〇〇78]〈第三实施例〉[〇〇79][静电保护器件2的构造][00S0]图3图示了根据本发明第三实施例的静电保护器件2的横截面构造。静电保护器件2用于保护被保护电路例如半导体集成电路等免受由于负静电放电而造成的损害。在下面，主要给出与上面第一实施例所述的静电保护器件1的不同之处的说明。将相同的附图标记分配给与静电保护器件1的组件重复的组件，且在适当的地方省略对重复组件的说明。[0〇81] 在静电保护器件2的器件形成区R1中，依次布置有作为初级第一导电型杂质扩散层的N+阴极区42、作为P型阱的本体区似、作为次级第一导电型杂质扩散层的N+电位传输区44以及与本体区43电分离的并且包含作为第二导电型杂质扩散层的P+阳极区45的阳极区45。成对的N型低水平掺杂漏极NLDD43A和43B被设置在本体区43的一部分中。在器件形成区R1中，绝缘膜26被设置用来覆盖N+阴极区42、本体区43、N+电位传输区44和含有P+阳极区45A的阳极区45的全部。然而，N+阴极区42的上表面的一部分和P+阳极区45A的上表面的一部分不被绝缘膜26覆盖，并且分别连接至阴极电极53和阳极电极54。[〇〇82]静电保护器件2还包括栅极电极61。栅极电极61被设置在本体区43上，栅极电极61与本体区43之间插入有绝缘膜26。因此，绝缘膜26被插入在本体区43与栅极电极61之间的部分起到栅极绝缘膜的作用。栅极电极61的两侧分别邻接地设置有侧壁间隔件62A和62B，且整个栅极部件都覆盖有绝缘膜35。[〇〇83]本体区43是P型阱，并且在堆叠平面内在XY平面内被N+阴极区42、N+电位传输区44和器件分离层21围绕。换言之，本体区43的端面与N+阴极区42、N+电位传输区44和器件分离层21中的任何一者均接触。此外，本体区43在厚度方向Z轴方向上被插入在埋入氧化膜12与绝缘膜26之间。换言之，本体区43的下表面与埋入氧化膜12接触，且本体区43的上表面与绝缘膜26接触。[〇〇84]N+电位传输区44在堆叠平面内在XY平面内被本体区43、阳极区45和器件分离层21围绕。换言之，N+电位传输区44的端面与本体区43、阳极区45和器件分离层21中的任何一者均接触。此外，N+电位传输区44在厚度方向Z轴方向上被插入在埋入氧化膜12与绝缘膜26之间。换言之，N+电位传输区44的下表面与埋入氧化膜12接触，且N+电位传输区44的上表面与绝缘膜26接触。[〇〇85]在这样的构造的情况下，本体区43和N+电位传输区44被与周围隔离因而处于电开路状态，即处于浮动状态。注意，阳极区45通过N+电位传输区44、埋入氧化膜12和器件分离层21而与本体区43电分离。[〇〇86]形成在本体区43的一部分中的成对的NLDD43A和43B被定位为分别面对以中间插入有栅极电极61的方式而设置的成对的侧壁间隔件62A和62BJLDD43A和43B例如均是在形成栅攸电极61后通过将N型杂质呙子注入本体区43而形成的N-杂质扩散层。_7]N+阴极区42和奸电位传输区44均由N+杂质扩散层制成，并且在栅极电极6丨的两侧分别邻接地形成侧壁间隔件62A和62B之后被共同地形成。[0〇88]栅极电极61和P+阳极区45A阳极电极討例如可以连接至共同的配线，且可以具有共同的第一电位。另一方面，N+阴极区42阴极电极53具有不同于第一电位的第二电位。如本文中所用，例如，第一电位是电源电位或参考电位，且第二电位是信号电位。[0〇89][静电保护器件2的操作][0090] 静电保护器件2起到负保护二极管的作用。换言之，栅极电极61和阳极电极54电连接以具有相同的参考电位，且静电保护操作在负静电施加于阴极电极53时开始。更加具体地，当栅极电极61具有参考电位时，栅极电极的正下方的本体区43p型阱在负静电施加于N+阴极区42时用作N+沟道层。因此，静电电位通过用作N+沟道层的本体区43而被传导到电开路的N+电位传输区44。已经被传导有静电电位的N+电位传输区44与具有参考电位的阳极区45的结进入正向偏置状态。因此，从N+阴极区42顺序地通过用作N+沟道层的本体区43、N+电位传输区44与阳极区45的结、P+阳极区45A和阳极电极54以进行静电放电。因此，静电保护器件2在施加有负静电时起到含有一个PN结的一阶静电保护二极管的作用。[0091] 接着给出在静电保护器件2不起负保护二极管作用的截止状态下，静电保护器件2的操作的说明。换g之，该操作是在进行静电放电之后的时候或在当阳极电极54和阴极电极53各自的电位被施加为使得静电保护器件2不起负保护二极管作用的时候，静电保护器件2的操作。在阳极电极54和栅极电极61均具有参考电位的情况下，当阴极电极53具有信号电位时，N+阴极区42也具有信号电位，且因此栅极电极61正下方的本体区43P型讲不用作沟道区。这是因为信号电位高于参考电位。因此，N+电位传输区44进入电开路状态。此外，本体区43也是电开路的。因此，N+阴极区42与本体区43的结进入反向偏置状态，且本体区43与N+电位传输区44的结进入弱正向偏置状态。此外，N+电位传输区44与具有参考电位的阳极区45的结也进入反向偏置状态。因此，静电保护器件2进入静电保护器件2不起负保护二极管作用的截止状态。因此，在截止状态下的静电保护器件2处于N+阴极区42与本体区43的第一结、本体区43与N+电位传输区44的第二结以及N+电位传输区44与阳极区45的第三结串联连接的状态。例如，这能够使阴极电极53与阳极电极54之间的寄生电容减小至图8中所示的普通栅极二极管结构的该寄生电容的约三分之一。[〇〇92]因此，根据本实施例的静电保护器件2在施加有负静电时起到经由合适路径进行静电放电的一阶静电保护二极管的作用，且在施加有负静电以外的正常操作期间起到含有串联连接的三个PN结的二极管的作用。因此，可以在确保免受静电放电的影响的高保护能力的同时，通过减小正常操作期间的寄生电容来抑制尤其是对高频信号的阻抗的降低，从而实现高隔离特性。[〇〇93]〈第四实施例〉[〇〇94][含有静电保护器件2的输入输出电路的构造][〇〇95]图4A和图4B图示了使用静电保护器件2的输入输出电路的示例。图4A和图4B图示的输入输出电路组成作为被保护电路的半导体集成电路未图示的一部分。图4A说明了使用静电保护器件2的输入输出电路的构造以及负静电施加于该输入输出电路时的静电保护器件2的静电保护操作。此外，图4B说明了使用静电保护器件2的输入输出电路的构造以及含有该输入输出电路的半导体集成电路的正常操作期间的静电保护器件2的状态。[0〇96]在图4A和图4B图示的输入输出电路中，静电保护器件2的栅极电极61和阳极电极54连接至参考电位线LR，且静电保护器件2的阴极电极53连接到信号电位线LS。用于使半导体集成电路接地的焊盘Vss连接至参考电位线LR，且用于供给半导体集成电路的输入输出信号的焊盘RF连接至信号电位线LS。[GG97][含有静电保护器件2的输入输出电路的操作][〇〇98]在焊盘Vss接地以使参考电位线LR具有参考电位的状态下，当相对于参考电位的负静电施加于焊盘RF时，静电保护器件2开始静电保护操作图4A。当在栅极电极61具有参考电位的情况下，负静电从焊盘RF通过信号电位线LS施加于N+阴极区42时，栅极电极61正下方的本体区43P型阱用作N+沟道层。因此，静电电位通过用作N+沟道层的本体区43而被传导到电开路的N+电位传输区44。已经被传导有静电电位的N+电位传输区44与具有参考电位的阳极区45的结进入正向偏置状态。因此，静电放电从p+阳极区45A顺序地通过阳极区45与N+电位传输区44的结、用作N+沟道层的本体区43、N+阴极区42和阴极电极53,最后到达具有信号电位的信号电位线LS。因此，静电保护器件2在施加有负静电时起到含有一个PN结的一阶静电保护二极管的作用。[W"]接着参照图4B给出以下情况的说明:在作为被保护电路的半导体集成电路未图示的正常操作期间，焊盘Vss接地且信号电位施加于焊盘RF。在这种情况下，参考电位经由参考电位线LR施加于阳极电极M和栅极电极61，且阴极电极53被允许经由信号电位线LS而具有信号电位。这也使N+阴极区42具有信号电位，且因此栅极电极61正下方的本体区43P型阱不用作沟道区。这是因为信号电位高于参考电位。因此，N+电位传输区44进入电开路状态。此外，本体区43也是电开路的。因此，N+阴极区似与本体区43P型阱的结进入反向偏置状态，且本体区43P型阱与N+电位传输区44的结进入弱正向偏置状态。此外，N+电位传输区44与具有参考电位的阳极区45的结进入反向偏置状态。因此，静电保护器件2进入静电保护器件2不起负保护二极管作用的截止状态。因此，静电保护器件2在截止状态下处于N+阴极区42与本体区43的第一结、本体区43与N+电位传输区44的第二结和N+电位传输区44与阳极区45的第三结串联连接的状态J列如，这能够使阴极电极53与阳极电极54之间的寄生电容减小至如图8所示的普通栅极二极管结构的寄生电容的约三分之一。[0100] 因此，根据本实施例的含有静电保护器件2的输入输出电路在施加有负静电时起到经由合适路径进行静电放电的一阶静电保护二极管的作用，且在施加有负静电以外的正常操f期间起到含有串联连接的三个PN结的二极管的作用。因此，可以在确保免受静电放电的高保护能力的同时，通过减小正常操作期间的寄生电容来抑制尤其是对高频信号的阻抗的降低，从而实现高隔离特性。[0101] 〈第五实施例[〇1〇2][含有静电保护器件1和静电保护器件2的静电保护电路的构造][〇1〇3]图5A至图图示了设置有含有静电保护器件丨和静电保护器件2的输入输出电路的静电保护电路的示例。图5A至图5C图示的静电保护电路例如均在同一基体1〇上设置有含有静电保护器件1和静电保护器件2的输入输出电路C1，以及作为被保护电路的半导体集成电路C2内部电路。[0104]图5A说明了根据本实施例的静电保护电路的构造以及在正静电施加于静电保护电路的输入输出电路Cl的情况下的静电保护操作。此外，图5B说明了根据本实施例的静电保护电路的构造以及在负静电施加于静电保护电路的输入输出电路C1的情况下的静电保护操作。此外，图5C说明了根据本实施例的静电保护电路的构造以及在静电保护电路的半导体集成电路C2的正常操作期间的静电保护器件1和2的状态。[0105][静电保护电路的构造][〇1〇6]如图5A至图5C所示，静电保护电路中的输入输出电路C1具有这样的构造:第一实施例所述的静电保护器件1的栅极电极31和阴极电极34连接到电源电位线LV。另一方面，静电保护器件1的阳极电极33连接到信号电位线LS。用于将电源施加于半导体集成电路C2的焊盘Vdd连接到电源电位线LV，且用于供给半导体集成电路C2的输入输出信号的焊盘RF连接到信号电位线LS。[0107] 输入输出电路C1还具有这样的构造:第三实施例所述的静电保护器件2的栅极电极ei和阳极电极f54连接到参考电位线LR，且静电保护器件2的阴极电极53连接到信号电位线LS。用于使半导体集成电路C2接地的焊盘Vss连接到参考电位线LR。[0108] 半导体集成电路C2例如连接至输入输出电路C1中的信号电位线LS的与焊盘RF相对的端部。[〇1〇9][静电保护电路的操作][〇11〇]当焊盘Vdd接地以使电源电位线LV具有参考电位且相对于参考电位的正静电施加于焊盘RF时，静电保护器件1开始对于半导体集成电路a的静电保护操作图5A。对于正静电的静电保护操作与前述的第一和第二实施例一样。静电保护器件1起到含有P+电位传输区24与阴极区25的结的一阶静电保护二极管的作用。[0111]因此，当静电保护器件1进行对于正静电的静电放电时，另一个静电保护器件2处于前文中的第三和第四实施例所述的截止状态。因此，当焊盘VSS接地以使参考电位线lr具有参考电位且相对于参考电位的负静电施加于焊盘RF时，静电保护器件2开始对于半导体集成电路C2的静电保护操作图邪。对于负静电的静电保护操作与前述的第三和第四实施例一样。静电保护器件2起到含有N+电位传输区44与阳极区45的结的一阶静电保护二极管的作用。因此，当静电保护器件2进行对于负静电的静电放电时，另一个静电保护器件丨处于前文中第一和第二实施例所述的截止状态。[〇112]如至此所述，静电保护电路包括静电保护器件1和静电保护器件2,从而在既施加有正静电又施加有负静电时能够进行对于半导体集成电路C2的合适保护操作。[〇113]与此相反，当半导体集成电路C2在正常操作下时，静电保护器件1和静电保护器件2均处于截止状态图5C。换言之，静电保护器件丨处于前文中的第一和第二实施例所述的截止状态，且静电保护器件2处于前文中的第三和第四实施例所述的截止状态。因此，在正常操作下，静电保护器件1和静电保护器件2均起到含有串联连接的三个pN结的二极管的作用。静电保护器件1和静电保护器件2能够通过减小自身的寄生电容来抑制尤其是高频信号的阻抗的降低，从而实现高隔离特性。[〇114][—般的静电保护电路][〇115]图6A至图％说明了由使用二极管作为静电保护器件的一般的静电保护电路进行的静电保护操作的示例。如图eA至图eC所示，作为一般的静电保护电路，静电保护电路预期含有输入输出电路C101和半导体集成电路C1〇2。正保护二极管101插入在电源电位线…与信号电位线LS之间，正保护二极管101的阳极端子连接到信号电位线ls且正保护二极管101的阴极端子连接到电源电位线LV。此外，负保护二极管1〇2插入在信号电位线LS与参考电位线LR之间，负保护二极管1〇2的阳极端子连接到参考电位线lr且负保护二极管1〇2的阴极端子连接到信号电位线LS。焊盘RF连接到信号电位线LS的一端，且半导体集成电路C1〇2连接到信号电位线LS的另一端。[〇116]如图6A所示，当电源电位线LV的电位用作参考电位且相对于参考电位的正静电施加于连接至信号电位线LS的焊盘RF时，正保护二极管1〇1在正向方向上操作。因此，静电从信号电位线LS经由正保护二极管101被放电到电源电位线LV。此外，如图6B所示，当参考电位线LR用作参考电位且相对于参考电位的负静电施加于连接至信号电位线LS的焊盘RF时，负保护二极管102在正向方向上操作。因此，静电从参考电位线LR经由负保护二极管102被放电到信号电位线LS。因此，正保护二极管和负保护二极管分别对于具有正极性的静电和具有负极性的静电在正向方向上操作以进行静电放电，从而能够保护内部电路。[〇117]相比之下，集成电路1C的正常操作具有电源电位Vdd信号电位Vrf参考电位Vss的关系，且因此反向偏置既施加于正保护二极管1〇1又施加于负保护二极管1〇2以使它们截止图6C。因此，电源电位线LV、信号电位线LS和参考电位线LR彼此电分离，且1C操作所需的电源电位和信号被施加于内部电路未图示。[〇118]然而，随着要被处理的RF信号的频率越高，越需要特别注意负保护二极管的寄生电容对RF特性的影响。换言之，从是否能够防止高频信号的泄漏是否能够实现隔离的角度来确定保护二极管的寄生电容的容许值。这是因为随着被处理的信号的频率越高且随着保护二极管具有的寄生电容越大，阻抗下降得越多以使隔离性能劣化。当阻抗下降以使RF信号泄漏至参考电位线LR时，发生信号传输损失和信号波形畸变。因此，试图减小保护二极管的尺寸从而减小寄生电容以便不牺牲RF特性。然而，伴随着尺寸减小，抗静电性会降低并且对内部电路的保护能力会降低，从而难以既实现抗静电性又实现RF特性。[〇119]前述的PTL1试图解决既实现抗静电性又实现RF特性的问题。具体地，PTL1公开了多阶正保护二极管101n和多阶负保护二极管102n串联连接，如图7所示。在通常的1C操作下，所述保护二极管能够被认为是电容。因此，以多阶的方式连接多个保护二极管能够实现:减小电容;抑制阻抗尤其是对高频信号的阻抗的降低;且提高隔离特性。然而，从静电保护抗性的角度，为了在施加有静电时使例如n阶保护二极管导通，n阶保护二极管的导通电压是nXVon，其中，Von表示一个保护二极管的导通电压。这意味着:即使当施加有静电时，直至电压达到nXVon时才进行静电放电。当Vtl表示静电放电开始电压时，Vtl=Von适用于一阶保护二极管的情况而VU=nXV〇n适用于n阶保护二极管的情况。因此，紧接着静电放电开始之后，点A图7的电位也从Von增大到nXVon。此外，当Ron表示一阶保护二极管的导通状态期间的电阻时，nXRon适用于n阶二极管的情况。当It2表示在达到要求的抗静电性的静电放电期间流至保护二极管的电流时，如下地表示点A的电位V:[0120] V=n•Von+It2Xn•Ron=nVon+It2•Ron[0121] 在一阶保护二极管的情况下，V=Von+It2•Ron。[〇122]点A的电位因n阶保护二极管而增大，很可能造成保护内部电路的能力的降低，造成超过例如组成图7所示的内部电路的M0S晶体管的栅极耐受电压这样的破坏。因此，即使静电保护器件本身的抗静电性能够得到确保，保护内部电路的能力也降低，并且随着信号具有的频率越高，也越难以既实现保护内部器件的能力又实现RF特性。[0123] 这里，给出能够用于前述的图6A至图6C和图7图示的静电保护电路的一般的保护二极管的结构的说明。图8图示了使用SOI基板的一般的所谓栅控Gated二极管的横截面结构图。栅控二极管形成在被器件分离区围绕的半导体层上。在二极管中，半导体层120被设置在基体110上，在基体110中，埋入氧化膜112形成在支撑基板111上。在半导体层120的器件形成区R101中，在面内方向上依次布置有N+杂质扩散层122、本体区123和P+杂质扩散层124。器件分离层121被设置在围绕器件形成区R101的器件分离区R102中。栅极电极131形成在本体区123上，绝缘膜126形成在栅极电极131与本体区123之间以覆盖半导体层120的一部分。当图8图示的保护二极管用作图6A至图6C和图7中的静电保护电路的正保护二极管时，P+杂质扩散层124连接至信号电位线LS且N+杂质扩散层122连接至电源电位线LV。栅极电极131连接至信号电位线LS或电源电位线LV。[0124] 当电源电位线LV用作参考电位以将相对于参考电位的正静电施加于信号电位线LS时，如上所述的连接使得本体区123与N+杂质扩散层122的结能够在正保护二极管中被正向偏置以使正保护二极管在正向方向上操作，从而进行静电放电。[0125] 与此相反，当图8图示的保护二极管用作图6A至图6C和图沖的静电保护电路的负保护二极管时，P+杂质扩散层124连接至参考电位线LR且N+杂质扩散层122连接至信号电位线LS。栅极电极131连接至参考电位线LR或信号电位线LS。[〇126]当参考电位线LR用作参考电位以将相对于参考电位的负静电施加于信号电位线LS时，如上所述的连接使得本体区123与N+杂质扩散层122的结能够在负保护二极管中被正向偏置以使正保护二极管在正向方向上操作，从而进行静电放电。[〇127]因此，如上所述，即使静电保护器件本身的抗静电性能够得到确保，但保护内部电路的能力降低，并且随着信号具有的频率越高，也越难以既实现保护内部器件的能力又实现RF特性。[0128] 前面提到的PTL2试图解决既获得保护内部器件的能力又获得即特性的问题。PTL2公开了:通过单独设置的控制电路来控制栅极电极的电位以使保护二极管在静电放电的操作期间起到在Vtl=Von情况下操作的一阶二极管的作用，并且使保护二极管在正常1C操作期间起到串联连接的二阶二极管的作用。然而，由于单独设置控制电路而造成的面积增大所导致的尺寸增加是不可避免的。此外，PTL2公开了:参考电位线与被保护电位线之间的静电保护二极管在正向方向上连接，且因此IC操作期间的泄漏电流的增大也被认为是不可避免的。[0129] 与之相反，根据本发明的静电保护电路在总体构造的小型化方面是有利的。此外，能够实现诸如保护被保护电路的能力、抗静电性和RF特性等优越性能。这是因为静电保护器件1和2在静电保护操作期间均起到一阶保护二极管的作用，而静电保护器件丨和2在半导体集成电路C2的正常操作期间均起到被施加有反向偏置的三阶保护二极管的作用。根据本发明的静电f护器件1和2,阳极与阴极之间的寄生电容是图8所示的一般的保护二极管的寄生电竺的三分之一，且也能够说，对于RF信号的隔离特性是约三倍，或者例如，如图9的特性图所示，阻抗是约三倍。在图9中，横轴表示RF频率且纵轴表示阻抗。此外，图中的黑色圆形f号表示本发明的静电保护器件丨和2的特性，且图中的白色圆形符号“◦”表示图8图示的一般的保护二极管的特性。可替代地，假设本发明的静电保护器件丨和2均具有与图8所示的一般的保护二极管的寄生电容等同的寄生电容，那么本发明的静电保护器件巧犯的电流能力是一般的保护二极管的电流能力的约三倍，例如，如图10所示。在图10中，横轴表示电压Vf且纵轴表示电流If。此外，图中的黑色方形符号“■”表示本发明的静电保护器件1和2的特性且图中的黑色菱形符号“♦”表示图8所示的一般的保护二极管的特性。因此，既实现RF特性又实现抗静电性。[〇13〇]尽管至此已经参照一些实施例说明了本发明，但是本发明决不限于前面的实施例，且各种变型例是可行的。[0131]尽管在前面的实施例中已经给出了例如静电保护器件具有S〇〗结构的情况的说明，但是本发明决不限于此。例如，静电保护器件也可以具有SOS蓝宝石上娃结构。在这种情况下，蓝宝石基板可以用于替代支撑基板11和埋入氧化膜12。[〇132]此外，本发明决不限于包括前面实施例所述的所有部件的方案。[〇133]注意，本说明书所述的效果只是图示性的且是非限制性的，且可以是上述效果以外的效果。注意，本发明可以具有下面的构造。[0134] 1[0135] 一种静电保护器件，其包括:[0136] 绝缘体；[〇137]半导体层，所述半导体层形成在所述绝缘体上且包括器件形成区和器件分离区，[〇138]所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层，[〇139]所述器件分离区包括围绕所述器件形成区的器件分离层;和[014〇]栅极电极，所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。[0141] 2[0142] 根据⑴所述的静电保护器件，其中，[〇143]所述栅极电极和所述第二导电型杂质扩散层具有共同的第一电位，且[〇144]所述初级第一导电型杂质扩散层具有第二电位。[0145] 3[0146] 根据⑵所述的静电保护器件，其中，[〇147]所述第一电位是电源电位或参考电位，且[0148] 所述第二电位是信号电位。[0149] 4[〇150]根据1至3中任一项所述的静电保护器件，其中，所述本体区在面内方向上被所述初级第一导电型杂质扩散层、所述次级第一导电型杂质扩散层和所述器件分离层围绕，且在厚度方向上被插入在所述绝缘体与所述绝缘膜之间。[0151] 5[0152] 根据1至4中任一项所述的静电保护器件，其中，所述次级第一导电型杂质扩散层在面内方向上被所述本体区、所述第二导电型区域和所述器件分离层围绕，且在厚度方向上被插入在所述绝缘体与所述绝缘膜或任何其它绝缘膜之间。[0153] 6[0154] 根据⑴至⑶中任一项所述的静电保护器件，其中，[0155] 所述初级第一导电型杂质扩散层和所述次级第一导电型杂质扩散层均是p型杂质扩散层，且[0156] 所述第二导电型杂质扩散层是N型杂质扩散层。[0157] 7[0158] 根据6所述的静电保护器件，其中，[〇159]所述栅极电极和所述第二导电型杂质扩散层具有共同的电源电位，且[0160] 所述初级第一导电型杂质扩散层具有信号电位。[0161] 8[0162] 根据6或7所述的静电保护器件，其中，[0163] 所述初级第一导电型杂质扩散层连接至阳极电极，且[0164] 所述第二导电型杂质扩散层连接至阴极电极。[0165] 9[0166] 根据⑴至⑶中任一项所述的静电保护器件，其中，[0167] 所述初级第一导电型杂质扩散层和所述次级第一导电型杂质扩散层均是N型杂质扩散层，且[0168] 所述第二导电型杂质扩散层是P型杂质扩散层。[0169] 10[〇17〇] 根据⑶所述的静电保护器件，其中，[0171] 所述栅极电极和所述第二导电型杂质扩散层具有共同的参考电位，且[0172] 所述初级第一导电型杂质扩散层具有信号电位。[0173] 11[0174] 根据9或10所述的静电保护器件，其中，[0175] 所述初级第一导电型杂质扩散层连接至阴极电极，且[0176] 所述第二导电型杂质扩散层连接至阳极电极。[0177] 12[0178] 根据1至11中任一项所述的静电保护器件，其中，所述绝缘体是SOI结构中的埋入氧化膜或S0S结构中的蓝宝石基板。[0179] 13[0180] —种静电保护电路，其包括:[0181] 绝缘体;和[0182] 均形成在所述绝缘体上的静电保护器件和半导体集成电路，所述静电保护器件包括半导体层和栅极电极，所述半导体层具有器件形成区和器件分离区，[0183] 所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层，[0184] 所述器件分离区包括围绕所述器件形成区的器件分离层，[0185] 所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜，且[〇186]所述半导体集成电路被设置在所述半导体层中。[0187] 14[〇188] 一种静电保护电路，其包括:[0189] 绝缘体；[〇19〇]半导体层，所述半导体层包括形成在所述绝缘体上的第一静电保护器件、第二静电保护器件和半导体集成电路；[0191] 电源电位线；[〇192]信号电位线;和[0193]参考电位线，[〇194]所述第一静电保护器件具有依次布置在器件形成区中的初级第一导电型杂质扩散层、第一本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述第一本体区电分离的第二导电型杂质扩散层，且第一栅极电极被设置在所述第一本体区上，所述第一栅极电极与所述第一本体区之间插入有第一绝缘膜，并且所述第一静电保护器件连接到所述电源电位线和所述信号电位线，且[0195] 所述第二静电保护器件具有依次布置在所述器件形成区中的初级第二导电型杂质扩散层、第二本体区、次级第二导电型杂质扩散层和第一导电型区域，所述第一导电型区域包括与所述第二本体区电分离的第一导电型杂质扩散层，且第二栅极电极被布置在所述第二本体区上，所述第二栅极电极与所述第二本体区之间插入有第二绝缘膜，并且所述第二静电保护器件连接至所述参考电位线和所述信号电位线。[0196] 15[0197] 根据14所述的静电保护电路，其中，[〇198]所述第一栅极电极和所述第二导电型杂质扩散层连接到所述电源电位线，[〇199]所述初级第一导电型杂质扩散层和所述初级第二导电型杂质扩散层连接到所述信号电位线，且[0200] 所述第二栅极电极和所述第一导电型杂质扩散层连接到所述参考电位线。[0201] 本申请基于且主张享有于2014年7月25日向日本专利局提交的第2014-152225号曰本专利申请的优先权的权益，并且将该日本专利申请的全部内容以引用的方式并入本文。[〇2〇2]本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

权利要求：1.一种静电保护器件，其包括:绝缘体；半导体层，所述半导体层形成在所述绝缘体上且包括器件形成区和器件分离区，所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层，所述器件分离区包括围绕所述器件形成区的器件分离层;和栅极电极，所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜。2.根据权利要求1所述的静电保护器件，其中，所述栅极电极和所述第二导电型杂质扩散层具有共同的第一电位，且所述初级第一导电型杂质扩散层具有第二电位。3.根据权利要求2所述的静电保护器件，其中，所述第一电位是电源电位或参考电位，且所述第二电位是信号电位。4.根据权利要求1所述的静电保护器件，其中，所述本体区在面内方向上被所述初级第一导电型杂质扩散层、所述次级第一导电型杂质扩散层和所述器件分离层围绕，且在厚度方向上被插入在所述绝缘体与所述绝缘膜之间。5.根据权利要求1所述的静电保护器件，其中，所述次级第一导电型杂质扩散层在面内方向上被所述本体区、所述第二导电型区域和所述器件分离层围绕，且在厚度方向上被插入在所述绝缘体与所述绝缘膜或任何其它绝缘膜之间。6.根据权利要求1所述的静电保护器件，其中，所述初级第一导电型杂质扩散层和所述次级第一导电型杂质扩散层均是P型杂质扩散层，且所述第二导电型杂质扩散层是N型杂质扩散层。7.根据权利要求6所述的静电保护器件，其中，所述栅极电极和所述第二导电型杂质扩散层具有共同的电源电位，且所述初级第一导电型杂质扩散层具有f目号电位。8.根据权利要求6所述的静电保护器件，其中，所述初级第一导电型杂质扩散层连接至阳极电极，且所述第二导电型杂质扩散层连接至阴极电极。9.根据权利要求1所述的静电保护器件，其中，所述初级第一导电型杂质扩散层和所述次级第一导电型杂质扩散层均是^^型杂质扩散层，且所述第二导电型杂质扩散层是?型杂质扩散层。10.根据权利要求9所述的静电保护器件，其中，所述栅极电极和所述第二导电型杂质扩散层具有共同的参考电位，且所述初级第一导电型杂质扩散层具有信号电位。11.根据权利要求9所述的静电保护器件，其中，所述初级第一导电型杂质扩散层连接至阴极电极，且所述第二导电型杂质扩散层连接至阳极电极。12.根据权利要求1所述的静电保护器件，其中，所述绝缘体是SOI结构中的埋入氧化膜或SOS结构中的蓝宝石基板。13.—种静电保护电路，其包括:绝缘体;和均形成在所述绝缘体上的静电保护器件和半导体集成电路，所述静电保护器件包括半导体层和栅极电极，所述半导体层具有器件形成区和器件分离区，所述器件形成区具有依次布置的初级第一导电型杂质扩散层、本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述本体区电分离的第二导电型杂质扩散层，所述器件分离区包括围绕所述器件形成区的器件分离层，所述栅极电极被设置在所述本体区上，所述栅极电极与所述本体区之间插入有绝缘膜，且所述半导体集成电路被设置在所述半导体层中。14.一种静电保护电路，其包括:绝缘体；半导体层，所述半导体层包括形成在所述绝缘体上的第一静电保护器件、第二静电保护器件和半导体集成电路；电源电位线；信号电位线;和参考电位线，所述第一静电保护器件具有依次布置在所述器件形成区中的初级第一导电型杂质扩散层、第一本体区、次级第一导电型杂质扩散层和第二导电型区域，所述第二导电型区域包括与所述第一本体区电分离的第二导电型杂质扩散层，且第一栅极电极被设置在所述第一本体区上，所述第一栅极电极与所述第一本体区之间插入有第一绝缘膜，并且所述第一静电保护器件连接到所述电源电位线和所述信号电位线，且所述第二静电保护器件具有依次布置在所述器件形成区中的初级第二导电型杂质扩散层、第二本体区、次级第二导电型杂质扩散层和第一导电型区域，所述第一导电型区域包括与所述第二本体区电分离的第一导电型杂质扩散层，且第二栅极电极被布置在所述第二本体区上，所述第二栅极电极与所述第二本体区之间插入有第二绝缘膜，并且所述第二静电保护器件连接至所述参考电位线和所述信号电位线。15.根据权利要求14所述的静电保护电路，其中，所述第一栅极电极和所述第二导电型杂质扩散层连接到所述电源电位线，所述初级第一导电型杂质扩散层和所述初级第二导电型杂质扩散层连接到所述信号电位线，且所述第二栅极电极和所述第一导电型杂质扩散层连接到所述参考电位线。

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