申请/专利权人：上海华虹宏力半导体制造有限公司

申请日：2020-08-26

公开（公告）日：2020-10-16

公开（公告）号：CN111785689A

主分类号：H01L21/8238(20060101)

分类号：H01L21/8238(20060101);H01L27/092(20060101)

优先权：

专利状态码：在审-实质审查的生效

法律状态：2020.11.03#实质审查的生效;2020.10.16#公开

摘要：本发明提供了一种CMOS器件及其形成方法，包括：提供衬底，在衬底上形成第一阱区和第二阱区；在第一阱区和第二阱区上形成栅氧化层；在第一阱区的栅氧化层和所述第二阱区的栅氧化层上依次形成多晶硅层、保护层和硬掩膜层；刻蚀所述硬掩膜层、所述保护层和所述多晶硅层，形成分别位于所述第一阱区和所述第二阱区上方的多晶硅栅级；形成至少覆盖所述多晶硅栅级侧壁的侧墙；以所述硬掩膜层为掩膜执行漏极轻掺杂。在漏极轻掺杂LDD过程中所述多晶硅栅级的顶部有所述硬掩膜层和所述保护层的保护，所述多晶硅栅级的侧壁有侧墙的保护，使多晶硅栅级避免在LDD过程中穿透，提高CMOS器件的阈值电压漏电流VtID一致性。

主权项：1.一种CMOS器件的形成方法，其特征在于，包括：提供衬底，在所述衬底上形成第一阱区和第二阱区；在所述第一阱区和所述第二阱区上形成栅氧化层，位于所述第一阱区的栅氧化层厚度小于位于所述第二阱区的栅氧化层厚度；在所述第一阱区的栅氧化层和所述第二阱区的栅氧化层上依次形成多晶硅层、保护层和硬掩膜层；刻蚀所述硬掩膜层、所述保护层和所述多晶硅层，形成分别位于所述第一阱区和所述第二阱区上方的多晶硅栅级；形成至少覆盖所述多晶硅栅级侧壁的侧墙；以及以所述硬掩膜层为掩膜执行漏极轻掺杂。

全文数据：

权利要求：

百度查询： 上海华虹宏力半导体制造有限公司 CMOS器件及其形成方法

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