申请/专利权人：新唐科技股份有限公司

申请日：2016-09-26

公开（公告）日：2020-10-16

公开（公告）号：CN107764279B

主分类号：G01C22/00(20060101)

分类号：G01C22/00(20060101)

优先权：["20160823 TW 105126953"]

专利状态码：有效-授权

法律状态：2020.10.16#授权;2018.03.30#实质审查的生效;2018.03.06#公开

摘要：本发明揭露一种计数装置及计步装置。计数装置包含压电感测器、整流器、非易失性计数器、处理模组及无线通讯模组。压电感测器受到压力后产生电压信号至整流器，而整流器将电压信号整流为触发信号。非易失性计数器包含多个非易失性D型触发器，多个非易失性D型触发器是根据触发信号进行计数，并储存计数数据。处理模组连接非易失性计数器，读取计数数据，并依据计数数据计算产生一计数值。处理模组通过无线通讯模组将计数值传送至外部装置。压电感测器所产生的电压信号可提供计数装置运作所需的电能。计步装置是应用计数装置来计步。

主权项：1.一种计数装置，其特征在于，所述计数装置包含：一压电感测器，是受到压力后产生一电压信号；一整流器，连接所述压电感测器并接收所述电压信号，所述整流器将所述电压信号整流为一触发信号；一非易失性计数器，连接所述整流器并接收所述触发信号，所述非易失性计数器包含多个非易失性D型触发器，所述多个非易失性D型触发器是根据所述触发信号进行计数，并储存一计数数据，其中该多个非易失性D型触发器中的每一个包含一非易失性记忆器件，用以储存该计数数据，所述多个非易失性D型触发器包含：一第一非易失性D型触发器，是具有一第一时脉端、一第一输入端、一第一输出端、一第一反相输出端及一第一非易失性记忆器件，所述第一时脉端连接所述整流器，所述第一反相输出端连接所述第一输入端；以及一第二非易失性D型触发器，是具有一第二时脉端、一第二输入端、一第二输出端、一第二反相输出端及一第二非易失性记忆器件，所述第二时脉端连接所述第一反相输出端，所述第二反相输出端连接所述第二输入端；其中，所述第一时脉端接收所述触发信号，所述第一反相输出端输出的一第一逻辑信号传至所述第一输入端及所述第二时脉端，并因此改变所述第一输出端的一第一逻辑状态，且所述第一非易失性记忆器件储存所述第一逻辑状态；所述第二非易失性D型触发器依据所述第二时脉端接收的所述第一反相输出端输出的所述第一逻辑信号而决定是否运作，当所述第一逻辑信号是为低电位至高电位的信号时，所述第二反相输出端输出一第二逻辑信号，所述第二反相输出端输出的所述第二逻辑信号传至所述第二输入端，并改变所述第二输出端的一第二逻辑状态，且所述第二非易失性记忆器件储存所述第二逻辑状态；一处理模组，连接所述非易失性计数器，是读取所述计数数据，所述处理模组依据所述计数数据计算产生一计数值；以及一无线通讯模组，连接所述处理模组，所述处理模组通过所述无线通讯模组将所述计数值传送至一外部装置；其中，所述压电感测器所产生的所述电压信号是提供所述计数装置运作所需的电能。

全文数据：计数装置及计步装置技术领域[0001]本发明是有关于一种计步装置，特别是有关于一种以利用非易失性计数器的计数装置来计步的计步装置。背景技术[0002]目前有许多专利提出在鞋子底部设置压电材料以及计步装置，利用使用者走路时对压电材料造成压力而产生电能，并将所产生的电能储存或是提供计步装置运作所需的电能，以计算使用者走路的步数。[0003]然而，目前已知专利所揭露的计步装置设计中有几个缺点，一缺点是把器件设置在空间较大的鞋垫中，但是这样的计步器设计会迀就于鞋子，并且当更换鞋子时，便无法继续进行计步；另一缺点是实际压电材料所产生的电能，并不一定能足够供给存储器以及控制器运作，例如较耗电的实时时钟realtimeclock，因此已知的计步装置可能需额外加装电池，如此会增加更换电池时的不便。发明内容[0004]有鉴于上述已知的问题，本发明的目的在于提供一种通过结构设计而可拆装地设于鞋子，并利用电子器件的设计而减低所需电能的计步装置。[0005]根据上述的目的，本发明是提供一种计数装置，其包含压电感测器、整流器、非易失性计数器、处理模组及无线通讯模组。压电感测器受到压力后产生电压信号。整流器连接压电感测器并接收电压信号，整流器将电压信号整流为触发信号。非易失性计数器连接整流器并接收触发信号，非易失性计数器包含多个非易失性D型触发器，多个非易失性D型触发器是根据触发信号进行计数，并储存计数数据。处理模组连接非易失性计数器，读取计数数据，处理模组依据计数数据计算产生计数值。无线通讯模组连接处理模组，处理模组通过无线通讯模组将计数值传送至外部装置。其中，压电感测器所产生的电压信号是提供计数装置运作所需的电能。[0006]较佳者，多个非易失性D型触发器可包含第一非易失性D型触发器及第二非易失性D型触发器。第一非易失性D型触发器具有第一时脉端、第一输入端、第一输出端、第一反相输出端及第一非易失性记忆器件，第一时脉端连接整流器，第一反相输出端连接第一输入端。第二非易失性D型触发器具有第二时脉端、第二输入端、第二输出端、第二反相输出端及第二非易失性记忆器件，第二时脉端连接第一反相输出端，第二反相输出端连接第二输入端。其中，第一时脉端接收触发信号，第一反相输出端输出的一第一逻辑信号传至第一输入端及第二时脉端，并因此改变第一输出端的第一逻辑状态，且第一非易失性记忆器件储存第一逻辑状态。第二非易失性D型触发器依据第二时脉端接收的第一反相输出端输出的第一逻辑信号而决定是否运作，当第一逻辑信号是为低电位至高电位的信号时，第二反相输出端输出一第二逻辑信号，第二反相输出端输出的第二逻辑信号传至第二输入端，并改变第二输出端的第二逻辑状态，且第二非易失性记忆器件储存第二逻辑状态。[0007]较佳者，计数数据可是由第一逻辑状态及第二逻辑状态所组成，第一逻辑状态及第二逻辑状态可分别表示计数数据的不同位。[0008]较佳者，非易失性计数器进一步可包含读写控制单元，整流器包含BOR电路，第一非易失性D型触发器进一步可包含第一读端及第一写端，第二非易失性D型触发器进一步可包含第二读端及第二写端，读写控制单元依据来自BOR电路的一BOR信号而产生一读信号及一写信号，读信号传至第一读端及第二读端，令第一输出端变为第一非易失性记忆器件所储存的第一逻辑状态，及令第二输出端变为第二非易失性记忆器件所储存的第二逻辑状态。而于写信号传至第一写端及第二写端时，令第一非易失性记忆器件储存第一输出端当时的第一逻辑状态，及令第二非易失性记忆器件储存第二输出端当时的第二逻辑状态。[0009]根据上述的目的，本发明是再提供一种计步装置，其包含踩踏部及容置部。踩踏部为片状，并包含压电感测器，压电感测器受到压力后产生电压信号。容置部为片状并连接踩踏部，容置部包含处理模组、存储器及无线通讯模组，处理模组连接压电感测器并接收电压信号，每接收一次电压信号便增加一次计数值，并将计数值储存于存储器，处理模组连接无线通讯模组，且通过无线通讯模组将计数值传送至外部装置。[0010]较佳者，踩踏部以及容置部可设置于鞋子中，踩踏部置于鞋子的足跟部分，容置部可弯折地连接踩踏部，并向相对于鞋子的鞋底的方向向上弯折，因而置于鞋子的内部侧边。[0011]较佳者，踩踏部以及容置部可设置于鞋子中，踩踏部置于鞋子的足跟部分，容置部置于鞋子的足拱部分。[0012]较佳者，踩踏部以及容置部可固定于袜子上，踩踏部置于袜子的足跟部分，容置部可弯折地连接踩踏部，并向相对于袜子的脚底的方向向上弯折，因而置于袜子的侧边。[0013]较佳者，踩踏部以及容置部可固定于袜子上，踩踏部置于袜子的足跟部分，容置部置于袜子的足拱部分。[0014]承上所述的本发明的计数装置及计步装置具有下列优点：[0015]1通过使用非易失性D型触发器的非易失性计数器来进行计数，以达到减低电能需求的效果。[0016]2通过将计步装置制作成片状，并将计步所需的器件设于其中，而达到可拆装地用于鞋子或袜子上来计步的功效。附图说明[0017]图1是为本发明的计数装置的方块示意图。[0018]图2是为本发明的计数装置的非易失性计数器的示意图。[0019]图3是为本发明的非易失性D型触发器的电路方块示意图。[0020]图4是为本发明的计步装置的一实施例的示意图。[0021]图5是为本发明的计步装置的另一实施例的示意图。[0022]图6是为本发明的计步装置的再一实施例的示意图。[0023]图7是为本发明的计步装置的又一实施例的示意图。[0024]附图标号[0025]10:计数装置[0026]11、21:压电感测器[0027]12:整流器[0028]13:非易失性计数器[0029]131:读写控制单元[0030]14、24:处理模组[0031]15、25:无线通讯模组[0032]20:计步装置[0033]201:踩踏部[0034]202:容置部[0035]26:存储器[0036]310:逻辑存储器电路[0037]320:写电路[0038]321:第一准位移位器[0039]322:第二准位移位器[0040]323:第一缓冲器[0041]324:第二缓冲器[0042]330:非易失性记忆器件[0043]340:读电路[0044]341、343、344:开关[0045]342:电阻器[0046]360:控制电路[0047]361、363、364、366、713、719、722:反栅[0048]362、365、711:反及栅[0049]712、714、715、716、718、720、721:传输栅[0050]717:反或栅[0051]90:外部装置[0052]BE:下电极[0053]CK:原始时脉信号[0054]CKO、CKOB、CKl、CKlB:时脉信号[0055]CLK1-CLKn:时脉端[0056]DFFJFF1-DFFn:非易失性D型触发器[0057]DJ1-Dn:输入端[0058]GND:接地电压[0059]QJ1-Qn:输出端[0060]QBAB1-QBn:反相输出端[0061]R、RB:重置信号[0062]RB1-RBn:重置端[0063]RD:第一读信号[0064]RD1-RDn:读端[0065]RDB:第二读信号[0066]TRI:触发信号[0067]TE:上电极[0068]Vfw:生成电压[0069]職：写信号[0070]WR1-WRn:写端具体实施方式[0071]请参阅图1至图3,图1是为本发明的计数装置的方块示意图；图2是为本发明的计数装置的非易失性计数器的示意图；图3是为本发明的非易失性D型触发器的电路方块示意图。[0072]如图1所示，本发明的计数装置10包含压电感测器11、整流器12、非易失性计数器13、处理模组14及无线通讯模组15。[0073]压电感测器11可为例如压电片，其在受力后会产生压电效应，因此压电感测器11受到压力后便会产生电压信号。整流器12连接压电感测器11并接收电压信号，整流器12会整流电压信号而发出令非易失性计数器13进行计数的触发信号TRI。[0074]非易失性计数器13连接整流器12并接收触发信号TRI。非易失性计数器13包含多个非易失性D型触发器DFF1-DFFn，多个非易失性D型触发器根据触发信号TRI进行计数，并储存计数数据。进一步来说，非易失性计数器13的计数功能是由多个非易失性D型触发器DFF1-DFFn的连接而达成，并且非易失性计数器13在接收一次的触发信号TRI后，由非易失性计数器13所储存的计数数据读出的数值会增加一。[0075]进一步来说，一般D型触发器在未通电使用的状况下，其内部的逻辑状态会回归初始状态，并不具有记忆储存功能。而非易失性D型触发器，便是通过器件的不同设计，而达到可在未通电使用的状况下，储存非易失性D型触发器在通电使用时最后的逻辑状态，因此具有记忆储存功能。而非易失性计数器13便是利用此一非易失性D型触发器的功能，令其在不使用时，不须维持通电就能储存最后一次的计数状态，待下次压电感测器11受压力而要进行计数时，能就前次的计数状态向上累加，而达到储存计数的效果。[0076]再者，处理模组14连接非易失性计数器13,读取上述的计数数据。而处理模组14便可依据所读取的计数数据计算产生一计数值。换句话说，储存在非易失性计数器13中的计数数据，可能是适用于电子器件的逻辑形式，而处理模组14可读取并对其进行计算处理，而得到为可一般辨识的数值的计数值。其中，处理模组14可为CPU、MCU或控制芯片等，但此仅为举例，不应做为限制。[0077]无线通讯模组15连接处理模组14,处理模组14可通过无线通讯模组15将计数值传送至外部装置90,或者可通过无线通讯模组15而接受外部装置90的控制信号。无线通讯模组15可是通过无线射频辨识（RadioFrequencyIdentification，RFID或是近场通讯NearFieldCommunication，NFC等方式进行无线通讯，以与外部装置90进行信号的传递。[0078]此外，压电感测器11所产生的电压信号，不仅可用来增加非易失性计数器13计数数据的数值，也可提供计数装置10的各器件运作时所需的电能。举例来说，计数装置10可设有电容器以储存电压信号的电能，并通过电容提供非易失性计数器13、处理模组14及无线通讯模组15所需的电能。因此本发明的计数装置10不须额外安装电池。[0079]如图2及图3所示，本发明的计数装置10的非易失性计数器13可依序包含多个非易失性D型触发器DFF1-DFFn。而在此为便于说明，将以两个非易失性D型触发器做为示例，也就是多个非易失性D型触发器DFF1-DFFrJ^包含的第一非易失性D型触发器DFF1及第二非易失性D型触发器DFF2。[0080]第一非易失性D型触发器0??!具有第一时脉端CLK1、第一输入端D1、第一输出端Q1、第一反相输出端QB1及第一非易失性记忆器件，而第一时脉端CLK1连接上述的整流器12,第一反相输出端QBi连接第一输入端Di。[0081]第二非易失性D型触发器DFF2具有第二时脉端CLK2、第二输入端D2、第二输出端Q2、第二反相输出端QB2及第二非易失性记忆器件，而第二时脉端CLK2连接第一反相输出端QB1,第二反相输出端QB2连接第二输入端出及下一个非易失性D型触发器的时脉端。值得一提的是，第一非易失性D型触发器0??:与第二非易失性D型触发器DFF2可为相同构造的非易失性D型触发器。[0082]进一步地，当第一时脉端CLK1接收到是为低电位至高电位的触发信号TRI时，第一非易失性D型触发器DFF1便会开始运作。如此，第一反相输出端^:会输出一第一逻辑信号可能为逻辑“〇”或逻辑“Γ，并传至第一输入端D1及第二时脉端CLK2。其中，非易失性D型触发器的特性为:输出端的逻辑状态是依据输入端所输入的信号的逻辑态，因此输出端的逻辑状态会与输入端相同；反相输出端的逻辑状态会与输出端相反;非易失性记忆器件所储存的逻辑状态会随着输出端的逻辑状态改变。也就是说，第一反相输出端QB1输出的第一逻辑信号，其逻辑态会与第一输入端D1及第一输出端Q1相反，因此，当第一逻辑信号传至第一输入端〇:时，便会改变第一输入端0:及第一输出端的第一逻辑状态可能为由逻辑“0”变为逻辑“Γ，或是由逻辑“Γ变为逻辑“0”）。而同时，第一非易失性记忆器件便会储存与第一输出端相同的第一逻辑状态。[0083]此外，更进一步来说，非易失性记忆器件是储存一个逻辑状态，其并非累加储存，并会跟着输出端的逻辑状态变换，也就是说非易失性记忆器件是储存逻辑“〇”或逻辑“Γ的逻辑状态。并且因非易失性记忆器件的特性，其在非易失性D型触发器不通电使用而使输出端恢复初始状态时，还会保有在通电使用时最后的状态。待非易失性D型触发器再次通电使用时，便可读取非易失性记忆器件的逻辑状态可能是逻辑“〇”或逻辑“1”），而使输出端变为与非易失性记忆器件相同的逻辑状态。[0084]就上述举例来说，当第一反相输出端QB1输出的第一逻辑信号为逻辑“Γ时，第一输入端〇:接收所述第一逻辑信号，且其第一逻辑状态因此由逻辑“0”变为逻辑“1”，而第一输出端的第一逻辑状态也因此由逻辑“〇”变为逻辑“1”。如此，第一非易失性记忆器件便会储存为逻辑“Γ的第一逻辑状态。反之亦然。[0085]再者，第二非易失性D型触发器DFF2是依据第二时脉端CLK2接收的第一反相输出端^:输出的第一逻辑信号而决定是否运作。当第一逻辑信号是为低电位至高电位的信号也就是逻辑“〇”至逻辑“Γ的信号）时，第二反相输出端QB2输出一第二逻辑信号。第二反相输出端QB2输出的第二逻辑信号传至第二输入端D2,并因此改变第二输入端02及第二输出端Q2的第二逻辑状态，且第二非易失性记忆器件储存第二逻辑状态。[0086]进一步来说，根据上文所述，压电感测器11所产生的电压信号传送至整流器12,整流器12对其进行整流并产生触发信号TRI，而因此第一非易失性D型触发器DFF1在压电感测器11每产生一次电压信号时，第一输出端Q1的第一逻辑状态皆会如上所述般地进行改变，也就是在逻辑“〇”变与逻辑“Γ之间变换。但是，第二非易失性D型触发器DFF2是接收第一反相输出端QB1输出的第一逻辑信号，且第二非易失性D型触发器DFF2只有在第一逻辑信号是为低电位至高电位的信号时才进行上述运作。因此，因为第一反相输出端QB1输出的第一逻辑信号应为低电位至高电位与高电位至低电位交互发生，所以第二输出端Q2进行逻辑状态变化的周期会是第一输出端的2倍。第一非易失性D型触发器DFFg第二非易失性D型触发器DFF2的各端点的逻辑状态变化与电压信号产生次数的关系可如表一所示。[0087]表一[0088][0089]再者，上述储存在非易失性计数器13中的计数数据，便是由第一逻辑状态及第二逻辑状态所组成，第一逻辑状态及第二逻辑状态可分别表示计数数据的不同位。更详细地说，第一逻辑状态及第二逻辑状态是代表一个二进位数值的不同位数，其中第一逻辑状态代表该二进位数值的第一位数，而第二逻辑状态代表该二进位数值的第二位数。例如，参考表一，在第2次时，计数数据的二进位数值应为“10”（第一位数为第一逻辑状态Ql的“0”，第二位数为第二逻辑状态Q2的“1”）。[0090]上述是通过第一非易失性D型触发器DFFi第二非易失性D型触发器DFF2来对非易失性计数器13所做的详细说明。如上所述，当非易失性计数器13具有两个非易失性D型触发器时，其可记录的数值最大应为（22_1，也就是0〜3。因此更进一步地来说，当非易失性计数器13是具有η个非易失性D型触发器DFF1-DFFn依序连接时，其可记录的数值最大应为2n-1。举例来说，当非易失性计数器13具有三个非易失性D型触发器时，各非易失性D型触发器的输出端及反相输出端的逻辑状态可如表二所示。如表二所示，第三输出端Q3进行逻辑状态变化的周期是第二输出端Q2的2倍，也就是第一输出端的22倍。当非易失性计数器13具有三个非易失性D型触发器时，其最多可记录的数值最大为7第8次时会归零），也就是23-1〇[0091]表二[0092]T0093]~如此，便可根据不同的计数需求，设置不同数量的非易失性D型触发器。例如设置'20个非易失性D型触发器时，最大计数值就可达1048575。[0094]并且，因为第一非易失性记忆器件储存与第一输出端Qi相同的第一逻辑状态，而第二非易失性记忆器件储存与第二输出端Q2相同的第二逻辑状态，其他依序连接的非易失性D型触发器的非易失性记忆器件330亦同，所以处理模组14读取非易失性计数器13的计数数据，便是依序读取第一非易失性记忆器件、第二非易失性记忆器件以及其他非易失性D型触发器的非易失性记忆器件所储存的逻辑状态。接者，处理模组14将所读取到的计数数据组合为一个二进位数值，再对其进行转换计算，而成为一般常用的十进位的计数值。[0095]综上所述，压电感测器11在受到压力时产生电压信号至整流器12,整流器12将其整流为触发信号TRI，多个非易失性D型触发器DFF1-DFFn依据触发信号TRI而运作，并通过多个非易失性D型触发器DFF1-DFFJ^非易失性记忆器件储存运作后的逻辑状态，再由处理模组14读取而最后转换为十进位的计数值。如此，本发明的计数装置10便能纪录压电感测器11被按压多少次，而达到计数的功效。本发明的计数装置10例如可装置于人体足部的配件，如鞋子或袜子等，如此在压电感测器11被踩压时，便能进行计数而达到计步的功能。此仅为举例，本发明的计数装置10不仅限应用于此。[0096]接着，将通过参考图3来进一步描述本发明的非易失性D型触发器的一种可能的实施方式。非易失性D型触发器DFF可包括逻辑存储器电路310、写电路320、非易失性记忆器件330、读电路340以及控制电路360。[0097]于图3中，控制电路360包括反栅361、反及栅362、反栅363、反栅364、反及栅365以及反栅366。反栅361的输入端可以从前级电路例如控制器，未绘示接收第一读信号RD。反栅361的输出端提供该第二读信号RDB给逻辑存储器电路310与读电路340,其中第二读信号RDB为第一读信号RD的反相信号。反及栅362的第一输入端可以从前级电路例如控制器，未绘示接收原始时脉信号CK。反及栅362的第二输入端耦接至反栅361的输出端，以接收第二读信号RDB。反及栅362的输出端提供时脉信号CKlB给逻辑存储器电路310。反栅363的输入端耦接至反及栅362的输出端，以接收时脉信号CK1B。反栅363的输出端提供时脉信号CKl给逻辑存储器电路310,其中时脉信号CKl为时脉信号CKlB的反相信号。反栅364的输入端接收原始时脉信号CK。反及栅365的第一输入端耦接至反栅364的输出端。反及栅365的第二输入端耦接至反栅361的输出端，以接收第二读信号RDB。反及栅365的输出端提供时脉信号CKOB给逻辑存储器电路310。反栅366的输入端耦接至反及栅365的输出端，以接收时脉信号CKOB。反栅366的输出端提供时脉信号CKO给逻辑存储器电路310。[0098]于图3中，逻辑存储器电路310包括反及栅711、传输栅712、反栅713、传输栅714、传输栅715、传输栅716、反或栅717、传输栅718、反栅719、传输栅720、传输栅721以及反栅722。传输栅721的P沟道栅极受控于时脉信号CK0B。传输栅721的N沟道栅极受控于时脉信号CK0。传输栅721的第一端作为逻辑存储器电路310的输入端D。传输栅721的第二端耦接至反及栅711的第二输入端。反及栅711的第一输入端可以从前级电路例如控制器，未绘示接收重置信号RB。传输栅712的第一端耦接至反及栅711的输出端。传输栅712的P沟道栅极受控于第一读信号RD。传输栅712的N沟道栅极受控于第二读信号RDB。在正常操作期间与写期间，传输栅712为导通。在读期间，传输栅712为截止。反栅713的输入端耦接至传输栅712的第二端。传输栅714的第一端耦接至反栅713的输出端。传输栅714的第二端耦接至反及栅711的第二输入端。传输栅714的P沟道栅极受控于时脉信号CKO。传输栅714的N沟道栅极受控于时脉信号CKOB。[0099]传输栅715的第一端耦接至反及栅711的输出端。传输栅715的N沟道栅极受控于时脉信号CKl。传输栅715的P沟道栅极受控于时脉信号CKlB。传输栅716的第一端親接至反栅713的输入端。传输栅716的N沟道栅极受控于第一读信号RD。传输栅716的P沟道栅极受控于该第二读信号RDB。在正常操作期间与写期间，传输栅716为截止。在读期间，传输栅716为导通。反或栅717的第一输入端可以从前级电路例如控制器，未绘示接收重置信号R，其中重置信号R为重置信号RB的反相信号。反或栅717的第二输入端耦接至传输栅715的第二端。反栅722的输入端耦接至反或栅717的输出端。反栅722的输出端作为逻辑存储器电路310的反相输出端QB。传输栅718的第一端耦接至反或栅717的输出端。传输栅718的第二端耦接至逻辑存储器电路310的输出端Q。传输栅718的P沟道栅极受控于第一读信号RD。传输栅718的N沟道栅极受控于第二读信号RDB。在正常操作期间与写期间，传输栅718为导通。在读期间，传输栅718为截止。反栅719的输入端耦接至传输栅718的第二端。传输栅720的第一端耦接至反栅719的输出端。传输栅720的第二端耦接至反或栅717的第二输入端与传输栅716的第二端。传输栅720的P沟道栅极受控于时脉信号CK1。传输栅720的N沟道栅极受控于时脉信号CK1B。[0100]于图3中，写电路320包括第一准位移位器321与第二准位移位器322。第一准位移位器321的输入端耦接至逻辑存储器电路310的输出端Q。第一准位移位器321的输出端作为写电路320的第二输出端Q2,以耦接至非易失性记忆器件330的第二端（例如下电极BE。第二准位移位器322的输入端耦接至逻辑存储器电路310的反相输出端QB。第二准位移位器322的输出端作为写电路320的第一输出端Q1，以耦接至非易失性记忆器件330的第一端例如上电极TE。[0101]写电路320的实现方式并不限于第一准位移位器321与第二准位移位器322。举例来说，在另一实施例中，写电路320包括第一缓冲器323以及第二缓冲器324。于图3中，第一缓冲器323的输入端耦接至逻辑存储器电路310的输出端Q。第一缓冲器323的输出端作为写电路320的第二输出端Q2，以耦接至非易失性记忆器件330的第二端例如下电极BE。第二缓冲器324的输入端耦接至逻辑存储器电路310的反相输出端QB。第二缓冲器324的输出端作为写电路320的第一输出端Q1，以耦接至非易失性记忆器件330的第一端（例如上电极TE。[0102]于图3中，读电路340包括开关341、电阻器342、开关343以及开关344。开关341的第一端作为读电路340的输出端，以耦接至逻辑存储器电路310的输出端Q。开关341的第二端作为读电路340的第一输入端，以耦接至非易失性记忆器件330的第一端（例如上电极TE。电阻器342的第一端耦接至开关341的第二端。开关343的第一端耦接至电阻器342的第二端。开关343的第二端耦接至系统电压VDD。开关344的第一端作为读电路340的第二输入端，以耦接至非易失性记忆器件330的第二端例如下电极BE。开关344的第二端耦接至参考电压例如接地电压GND。[0103]再者，于进行储存程序（写期间）前，逻辑存储器电路310的输出端Q是高电压准位例如逻辑T，亦即逻辑存储器电路310的反相输出端QB是逻辑“0”。当系统进入待机或关机断电）前，非易失性D型触发器DFF会先进行储存程序写期间），以将逻辑存储器电路310的信息数据记录于非易失性记忆器件330。于写期间中，写信号WR被拉升至高电压准位例如逻辑“1”），使得第一缓冲器323可以将输出端Q的信号逻辑“1”）转换为高写电压例如生成电压V™，而第二缓冲器324可以将反相输出端QB的信号逻辑“0”）转换为低写电压例如接地电压GND。此时，第一缓冲器323所提供的电流从非易失性记忆器件330的下电极BE流向非易失性记忆器件330的上电极TE，使得非易失性记忆器件330的阻态会被重置为高阻ίέτO[0104]完成前述储存程序（写期间）后，非易失性D型触发器DFF可以进入停止供电期间。在停止供电期间，系统可以停止供电给逻辑存储器电路310、写电路320与读电路340以减少功耗。至此，非易失性D型触发器DFF已进入待机或关机状态模式。[0105]当停止供电期间结束时，系统可以恢复供电给逻辑存储器电路310、写电路320与读电路340。在停止供电期间结束后，所述非易失性D型触发器DFF可以进行恢复程序进入读期间），以便将非易失性记忆器件330所储存的信息写回到逻辑存储器电路310。于恢复程序中，读信号RD被拉升至高电压准位例如逻辑“1”），使得开关341、开关343与开关344为导通。由于非易失性记忆器件330的组态为高阻态相当于逻辑“1”），使得逻辑存储器电路310的输出端Q的电压被拉高，进而使得逻辑存储器电路310的反相输出端QB输出低电压准位相当于逻辑“0”）。因此在读期间结束后，逻辑存储器电路310的输出端Q的信号回复为逻辑“1”，亦即反相输出端QB的信号回复为逻辑“0”。如此，以这样方式设置的非易失性D型触发器DFF，便可具有上述功能。[0106]因此，同时参阅图2,非易失性计数器13进一步可包含读写控制单元131，而整流器12可包含BOR电路。第一非易失性D型触发器0??!进一步可包含第一读端RD1及第一写端WRl。第二非易失性D型触发器DFF2进一步可包含第二读端RD2及第二写端WR2。[0107]读写控制单元131依据来自BOR电路的一BOR信号而产生一读信号RD及一写信号WR，读信号RD传至第一读端RD1及第二读端RD2。而因为上述的非易失性D型触发器DFF的特性，所以读信号RD会令第一输出端变为第一非易失性记忆器件所储存的第一逻辑状态，及令第二输出端Q2变为第二非易失性记忆器件所储存的第二逻辑状态。而于写信号WR传至第一写端及第二写端时，令第一非易失性记忆器件储存第一输出端当时的第一逻辑状态，及令第二非易失性记忆器件储存第二输出端Q2当时的第二逻辑状态。[0108]更详细地说，当整流器12传送触发信号TRI至第一非易失性D型触发器DFF1时，BOR电路也会传送BOR信号至读写控制单元131，而读写控制单元131此时会产生读信号RD至第一读端RD1及第二读端RD2,令第一输出端Q1变为第一非易失性记忆器件所储存的第一逻辑状态，及第二输出端Q2变为第二非易失性记忆器件所储存的第二逻辑状态，使第一非易失性D型触发器DFFi第二非易失性D型触发器DFF2依据回复的逻辑状态而运作。接着，当触发信号TRI结束时，读写控制单元131便根据BOR信号而产生写信号WR至第一写端及第二写端，令第一非易失性记忆器件储存第一输出端Q1当时的第一逻辑状态，及令第二非易失性记忆器件储存第二输出端Q2当时的第二逻辑状态，使第一非易失性D型触发器DFF1及第二非易失性D型触发器DFF2在下一次接收到触发信号TRI时，可回复为储存的逻辑状态。如此，在每次接收到触发信号TRI而进行一次运作时，非易失性计数器13中的每个非易失性D型触发器DFF1-DFFn皆会进行一次的读写动作，以确保计数数据的累加。[0109]进一步地，在处理模组14欲读取计数数据时，可从多个非易失性D型触发器DFF1-DFFJ^读端输入信号，令输出端的逻辑状态变为非易失性记忆器件所储存的逻辑状态。如此，再判断输出端所输出的信号，便可知道每一个非易失性D型触发器存的逻辑状态。接着，处理模组14再以每个非易失性D型触发器DFF1-DFFrJ^代表的位进行运算转换，进而得到所要的计数值。[0110]再者，多个非易失性D型触发器DFF1-DFFn可分别包含有重置端。处理模组14可传送重置信号至多个重置端RB1-RBn，以重置各非易失性D型触发器的非易失性记忆器件，使其回到初始状态。[0111]并且，当使用者想要读取计数装置10中的计数数据时，可通过外部装置90发出相对应的控制信号，并经由无线通讯模组15传至处理模组14,处理模组14就会以如上所述的方式读取非易失性计数器13的计数数据，再对计数数据进行计算后回传计数值给外部装置90。而当使用者想要重置计数装置10,也就是令其归零时，也可以一样的方式传送相对应的控制信号，令处理模组14以如上所述的方式重置非易失性计数器13。[0112]续请参阅图4,其是为本发明的计步装置的一实施例的示意图。如图所示，在本实施例中，本发明的计步装置20包含踩踏部201及容置部202。踩踏部201为片状，并包含压电感测器21，压电感测器21受到压力后产生电压信号。[0113]容置部202也为片状并连接踩踏部201，容置部202包含处理模组24、存储器及无线通讯模组25。处理模组24连接压电感测器21并接收电压信号，每接收一次电压信号便增加一次计数值，也就是说，当压电感测器21受到压力并产生电压信号至处理模组24时，处理模组24将计数值加一，并且将计数值储存于存储器。处理模组24也连接无线通讯模组25，且其可通过无线通讯模组25将计数值传送至外部装置。[0114]本发明的计步装置20可放置于鞋子中，也就是踩踏部201及容置部202皆设置于鞋子中，并将踩踏部201置于鞋子的足跟部分，容置部202置于鞋子的足拱部分。或者，计步装置20也可固定于袜子上，也就是踩踏部201及容置部202皆固定于袜子上，并将踩踏部201置于袜子的足跟部分，容置部202置于袜子的足拱部分。计步装置20固定于袜子上的方式可以为黏贴或是利用魔鬼毡等方式固定。并且，在不使用时，可直接将计步装置20从鞋子与袜子上移除。[0115]如此，以这样的方式将计步装置20于鞋子的中或固定于袜子上，便可让使用者在行走时，足跟踩踏到踩踏部201中的压电感测器21，进而使压电感测器21产生电压信号至处理模组24,而处理模组24便会因此增加计数值，并储存于存储器中。而设置于容置部202中不可踩踏的处理模组24、存储器及无线通讯模组25,因容置部202置于鞋子或袜子的足拱部分，便不会在使用者行走时被踩踏到。[0116]在本实施例中的处理模组24及无线通讯模组25可与上述计数装置10的处理模组24及无线通讯模组25为相似器件。[0117]如此，本发明的计步装置20便能达到计步的功效，且其不须与鞋子或袜子一体制成，而是以可拆装的方式加装，以增加计步装置20的适用范围。另外，计步装置20可制作有不同的大小，以适用于不同大小的脚。[0118]续请参阅图5,其是为本发明的计步装置的再一实施例的示意图。如图所示，在本实施例中，本发明的计步装置20同样包含踩踏部201及容置部202。在此，本实施例与前述实施例类似的器件及运作模式将不再赘述，仅就不同的部分进行说明。[0119]在本实施例中，本发明的计步装置20可设置于鞋子中，也就是踩踏部201及容置部202皆设置于鞋子中，并将踩踏部201置于鞋子的足跟部分，而容置部202是可弯折地连接踩踏部201，并向相对于鞋子的鞋底的方向向上弯折，因而置于鞋子的内部侧边。如此，踩踏部201会位于足跟被踩踏，容置部202则置于鞋子的内部侧边而不会被踩踏到。[0120]或者，计步装置20可固定于袜子上，也就是踩踏部201及容置部202皆固定于袜子上，踩踏部201置于袜子的足跟部分，容置部202可弯折地连接踩踏部201，并向相对于袜子的脚底的方向向上弯折，因而置于袜子的侧边。如此，踩踏部201会位于足跟被踩踏，容置部202则置于袜子的侧边而不会被踩踏到。[0121]续请参阅图6及图7,图6是为本发明的计步装置的再一实施例的示意图；图7是为本发明的计步装置的又一实施例的示意图。如图所示，在上述的计步装置20的片状结构中，可包含上述的计数装置10,计数装置10的整流器12、非易失性计数器13、处理模组14及无线通讯模组15是包含于容置部202,而计数装置10的压电感测器11便是包含于踩踏部201中。如此，便能将上述的计数装置10应用于计步装置20。[0122]在将包含上述计数装置10的计步装置20放置于鞋子可在左右脚的鞋子中各设置一个计步装置20中的状况下，当使用者穿着此鞋子来走动时，其每走一步便会对在踩踏步中的压电感测器11造成压力，而使非易失性计数器13的计数数据对应的数值增加一。并且，当使用者不走路或是脱掉鞋子时，虽非易失性计数器13不再获得电能，但通过上述非易失性计数器13的特性，计数装置10仍会保留所计数的步数，如此可达到完整的计步功能。并且，在使用者欲得到计步装置20所记录的步数或是欲重置计步装置20时，可利用外部装置经由无线通讯模组15控制处理模组14而达成。而将此计步装置20使用于袜子上时亦同。如此，便能同时达到可拆装地设置以及减低所需电能的功效，以符合实际实施时的使用状况。[0123]承上所述的本发明的计数装置及计步装置，通过压电感测器受到压力而产生电压信号给依序连接的多个非易失性D型触发器，而使其产生逻辑状态的变化，并通过非易失性D型触发器中的非易失性记忆器件而可在不使用时保留逻辑状态，使其可不断持续的累加所记录的数值，并且通过片状可弯折的结构设计，使计步装置可以可拆装的方式被用于鞋子或袜子上，进而达到减低所需电能而不需装设电池，以及可拆装式的设置而不需与鞋子一同制作的功效。[0124]以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于申请专利范围中。

权利要求：1.一种计数装置，其特征在于，所述计数装置包含：一压电感测器，是受到压力后产生一电压信号；一整流器，连接所述压电感测器并接收所述电压信号，所述整流器将所述电压信号整流为一触发信号；一非易失性计数器，连接所述整流器并接收所述触发信号，所述非易失性计数器包含多个非易失性D型触发器，所述多个非易失性D型触发器是根据所述触发信号进行计数，并储存一计数数据；一处理模组，连接所述非易失性计数器，是读取所述计数数据，所述处理模组依据所述计数数据计算产生一计数值;以及一无线通讯模组，连接所述处理模组，所述处理模组通过所述无线通讯模组将所述计数值传送至一外部装置；其中，所述压电感测器所产生的所述电压信号是提供所述计数装置运作所需的电能。2.根据权利要求1所述的计数装置，其特征在于，所述多个非易失性D型触发器包含：一第一非易失性D型触发器，是具有一第一时脉端、一第一输入端、一第一输出端、一第一反相输出端及一第一非易失性记忆器件，所述第一时脉端连接所述整流器，所述第一反相输出端连接所述第一输入端；以及一第二非易失性D型触发器，是具有一第二时脉端、一第二输入端、一第二输出端、一第二反相输出端及一第二非易失性记忆器件，所述第二时脉端连接所述第一反相输出端，所述第二反相输出端连接所述第二输入端；其中，所述第一时脉端接收所述触发信号，所述第一反相输出端输出的一第一逻辑信号传至所述第一输入端及所述第二时脉端，并因此改变所述第一输出端的一第一逻辑状态，且所述第一非易失性记忆器件储存所述第一逻辑状态；所述第二非易失性D型触发器依据所述第二时脉端接收的所述第一反相输出端输出的所述第一逻辑信号而决定是否运作，当所述第一逻辑信号是为低电位至高电位的信号时，所述第二反相输出端输出一第二逻辑信号，所述第二反相输出端输出的所述第二逻辑信号传至所述第二输入端，并改变所述第二输出端的一第二逻辑状态，且所述第二非易失性记忆器件储存所述第二逻辑状态。3.根据权利要求2所述的计数装置，其特征在于，所述计数数据是由所述第一逻辑状态及所述第二逻辑状态所组成，所述第一逻辑状态及所述第二逻辑状态分别表示所述计数数据的不同位。4.根据权利要求2所述的计数装置，其特征在于，所述非易失性计数器进一步包含一读写控制单元，所述整流器包含一BOR电路，所述第一非易失性D型触发器进一步包含一第一读端及一第一写端，所述第二非易失性D型触发器进一步包含一第二读端及一第二写端，所述读写控制单元依据来自所述BOR电路的一BOR信号而产生一读信号及一写信号，所述读信号传至所述第一读端及所述第二读端，令所述第一输出端变为所述第一非易失性记忆器件所储存的所述第一逻辑状态，及令所述第二输出端变为所述第二非易失性记忆器件所储存的所述第二逻辑状态，而于所述写信号传至所述第一写端及所述第二写端时，令所述第一非易失性记忆器件储存所述第一输出端当时的所述第一逻辑状态，及令所述第二非易失性记忆器件储存所述第二输出端当时的所述第二逻辑状态。5.—种计步装置，其特征在于，所述计步装置包含：一踩踏部，是为片状，并包含一压电感测器，所述压电感测器受到压力后产生一电压信号；一容置部，是为片状并连接所述踩踏部，所述容置部包含一处理模组、一存储器及一无线通讯模组，所述处理模组连接所述压电感测器并接收所述电压信号，每接收一次所述电压信号便增加一次一计数值，并将所述计数值储存于所述存储器，所述处理模组连接所述无线通讯模组，且通过所述无线通讯模组将所述计数值传送至一外部装置。6.根据权利要求5所述的计步装置，其特征在于，所述踩踏部以及所述容置部是设置于一鞋子中，所述踩踏部置于所述鞋子的足跟部分，所述容置部可弯折地连接所述踩踏部，并向相对于所述鞋子的鞋底的方向向上弯折，因而置于所述鞋子的内部侧边。7.根据权利要求5所述的计步装置，其特征在于，所述踩踏部以及所述容置部是设置于一鞋子中，所述踩踏部置于所述鞋子的足跟部分，所述容置部置于所述鞋子的足拱部分。8.根据权利要求5所述的计步装置，其特征在于，所述踩踏部以及所述容置部是固定于一袜子上，所述踩踏部置于所述袜子的足跟部分，所述容置部可弯折地连接所述踩踏部，并向相对于所述袜子的脚底的方向向上弯折，因而置于所述袜子的侧边。9.根据权利要求5所述的计步装置，其特征在于，所述踩踏部以及所述容置部是固定于一袜子上，所述踩踏部置于所述袜子的足跟部分，所述容置部置于所述袜子的足拱部分。

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