申请/专利权人：日月光半导体制造股份有限公司

申请日：2018-02-08

公开（公告）日：2020-10-20

公开（公告）号：CN109216384B

主分类号：H01L27/146(20060101)

分类号：H01L27/146(20060101)

优先权：["20170707 US 15/644,650"]

专利状态码：有效-授权

法律状态：2020.10.20#授权;2019.12.13#实质审查的生效;2019.01.15#公开

摘要：一种图像传感器包括芯片、第一重布层RDL、第二RDL及第三RDL。所述芯片具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面。所述第一RDL安置于所述芯片的所述第一表面上，且沿着所述芯片的所述第一表面并超出所述芯片的所述侧向表面地延伸。所述第二RDL安置于所述芯片的所述第二表面上。所述第三RDL安置于所述芯片的所述侧向表面上并将所述第一RDL连接到所述第二RDL。

主权项：1.一种图像传感器，其包括：芯片，所述芯片具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面；第一重布层RDL，其在所述芯片的所述第一表面上，且沿着所述芯片的所述第一表面并超出所述芯片的所述侧向表面延伸；第二RDL，其在所述芯片的所述第二表面上；及第三RDL，其在所述芯片的所述侧向表面上且将所述第一RDL连接到所述第二RDL，其中所述第三RDL包含沿着所述芯片的所述侧向表面延伸的第一部分及远离所述芯片的所述侧向表面延伸的第二部分，所述第三RDL的所述第二部分接触所述第一RDL的突出超出所述芯片的所述侧向表面的部分，且所述第三RDL的所述第二部分突出超出所述第一RDL的突出超出所述芯片的所述侧向表面的部分的侧向表面。

全文数据：半导体封装装置及制造所述半导体封装装置的方法技术领域本公开大体上涉及一种半导体封装装置及一种制造所述半导体封装装置的方法。更明确来说，本公开涉及一种包含图像传感器的半导体封装装置及一种制造所述半导体封装装置的方法。背景技术在互补金属氧化物半导体ComplementaryMetal-Oxide-Semiconductor；CMOS图像传感器中，图像传感器的主动侧及背侧可通过硅穿孔throughsiliconvia；TSV电连接。然而，使用TSV将增大制造成本及复杂度。发明内容在一或多个实施例中，一种图像传感器包括芯片、第一重布层RDL、第二RDL及第三RDL。所述芯片具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面。所述第一RDL安置于所述芯片的所述第一表面上，且沿着所述芯片的所述第一表面并超出所述芯片的所述侧向表面地延伸。所述第二RDL安置于所述芯片的所述第二表面上。所述第三RDL安置于所述芯片的所述侧向表面上并将所述第一RDL连接到所述第二RDL。在一或多个实施例中，一种图像传感器包括衬底、微透镜阵列、第一RDL及第二RDL。所述衬底具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面。所述微透镜阵列安置于所述衬底的所述第一表面上。所述第一RDL安置于所述衬底的所述第一表面上且包含延伸超出所述衬底的所述侧向表面的突出部分。所述第二RDL安置于所述衬底的所述侧向表面上并接触所述第一RDL的所述突出部分。所述第一RDL与所述第二RDL的接触面积大于所述第二RDL的横截面面积。在一或多个实施例中，一种制造图像传感器的方法包括：a设置具有第一表面及与所述第一表面相对的第二表面的衬底，所述衬底在其中具有第一切割通道；b在所述第一表面上形成第一RDL，所述第一RDL在所述第一切割通道内延伸，所述第一RDL具有面向所述衬底的所述第一表面的底表面；c去除所述衬底的在所述第一切割通道内的部分以暴露所述衬底的表面并暴露所述第一RDL的所述底表面；及d形成第二RDL，其沿着所述衬底的所述经暴露表面延伸以接触所述第一RDL的所述底表面。附图说明当结合附图阅读时，从以下详细描述最佳地理解本公开的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述清晰起见任意增大或缩减。图1A说明根据本公开的一些实施例的半导体封装装置的横截面视图；图1B说明根据本公开的一些实施例的如展示于图1A中的半导体封装装置的一部分的放大视图；图1C说明根据本公开的一些实施例的如展示于图1A中的半导体封装装置的一部分的放大视图；图2说明根据本公开的一些实施例的半导体封装装置的横截面视图；图3A、图3B、图3C、图3D、图3E、图3F及图3G说明根据本公开的一些实施例的制造半导体封装装置的方法的各种阶段；图4A、图4B、图4C、图4D、图4E、图4F及图4G说明根据本公开的一些实施例的制造半导体封装装置的方法的各种阶段；且图5A、图5B、图5C、图5D、图5E、图5F及图5G说明根据本公开的一些实施例的制造半导体封装装置的方法的各种阶段。贯穿所述图式及详细描述使用共同参考数字以指示相同或类似元件。结合随附图式，本公开从以下详细描述将更显而易见。具体实施方式图1A说明根据本公开的一些实施例的半导体封装装置1的横截面视图。半导体封装装置1包含芯片或裸片10，导电层12a、12b、12c，介电层13a、13b、13c，罩盖14，及一或多个电触点15。芯片10具有主动表面101也被称作“第一表面”、与所述主动表面101相对的后表面102也被称作“第二表面”，以及在主动表面101与后表面102之间延伸的侧向表面103。在一些实施例中，侧向表面103并不垂直于主动表面101或后表面102。举例来说，通过主动表面101及侧向表面103界定的角可为小于约90度的锐角，而通过后表面102及侧向表面103界定的角可为大于约90度的钝角。在一些其它实施例中，侧向表面103可大体上垂直于主动表面101或后表面102。芯片10可包含半导体衬底、一或多个集成电路装置及其中的一或多个叠对互连结构。集成电路装置可包含例如晶体管的主动装置及或例如电阻器、电容器、电感器的被动装置，或其一组合。在一些实施例中，芯片10可包含其主动表面101上的微透镜区域11。在一些实施例中，微透镜区域11可包含微透镜阵列。在一些实施例中，芯片10可为图像传感器例如，CMOS图像传感器。导电层也被称作“重布层”或RDL12a安置于芯片10的主动表面101上且电连接到芯片10的主动表面101上的导电衬垫10p。导电层12b或RDL安置于芯片10的后表面102上。导电层12c或RDL安置于芯片10的侧向表面103上且电连接导电层12a与导电层12b。导电层12a、12b、12c可由金属、金属合金或其它合适导电材料形成。在一些实施例中，导电层12a、12b、12c中的两个或多于两个可彼此一体式地形成。图1B为根据本公开的一些实施例的展示于图1A中的半导体封装装置1的通过方形A圈出的一部分的放大视图。如图1B中所展示，导电层12a沿着芯片10的主动表面101且在芯片10的侧向表面103上方延伸。举例来说，导电层12a包含延伸或突出超出通过芯片10的主动表面101及侧向表面103界定的边缘的一部分。导电层12c包含第一部分12c1及第二部分12c2。导电层12c的第一部分12c1安置于芯片10的侧向表面103上。导电层12c的第二部分12c2接触导电层12a的底表面12a2面向芯片10的主动表面101且沿着所述底表面延伸，所述底表面突出超出芯片10的侧向表面103。举例来说，导电层12c的第二部分12c2大体上平行于芯片10的主动表面101延伸。导电层12c的第二部分12c2延伸超出导电层12a的侧向表面12a1。举例来说，导电层12c的第二部分12c2突出超出所述导电层12a的侧向表面12a1。一些CMOS图像传感器可包含图像传感器的主动侧上的第一RDL及图像传感器的背侧上的第二RDL，其中第二RDL可沿着图像传感器的侧向表面延伸以电连接到第一RDL。然而，第一RDL与第二RDL之间的此连接通过点对点触点或点对线触点达成，所述点对点触点或点对线触点为相对弱的且可断裂或引起第一RDL与第二RDL之间的断路。参看图1B，由于导电层12c的第二部分12c2接触导电层12a的底表面12a2且沿着导电层12a的底表面12a2延伸，因此导电层12a与12c之间的接触界面为平面或表面。举例来说，导电层12a与12c之间的连接通过平面到平面触点或表面到表面触点来达成。举例来说，导电层12a与12c之间的接触面积大于导电层12c的横截面面积例如，沿着垂直于导电层12c的延伸方向的平面截取，例如大至少约1.1倍，大至少约1.2倍或大至少约1.3倍。相较于两个导电层之间的通过点对点触点或点对线触点达成的连接，如展示于图1B中的导电层12a与12c之间的连接例如，平面到平面触点为相对强的，其将增大导电层12a与12c之间的接合强度且减轻导电层12a与12c之间的断路。图1C为根据本公开的一些实施例的展示于图1A中的半导体封装装置1的通过方形A圈出的一部分的放大视图。展示于图1C中的结构类似于展示于图1B中的结构，唯在展示于图1C中的结构中导电层12c'的第二部分12c2'并不延伸超出导电层12a的侧向表面12a1外。回看图1A，介电层13a安置于芯片10的主动表面101上以囊封或覆盖导电层12a。芯片10的微透镜区域11从介电层13a暴露。在一些实施例中，介电层13a延伸超出芯片10的侧向表面103。介电层13b安置于芯片10的后表面102上以囊封或覆盖导电层12b。介电层13c安置于芯片10的侧向表面103上以囊封或覆盖导电层12c。在一些实施例中，介电层13b界定或具有开口以暴露导电层12b的数个部分，且电触点15分别安置于导电层12b的经暴露部分上。在一些实施例中，电触点15为控制崩溃芯片连接ControlledCollapseChipConnection；C4凸块、球状栅格阵列BGA或平面栅格阵列LGA。在一些实施例中，介电层13a、13b及13c可包含封装材料、硼磷硅酸盐玻璃BPSG、氧化硅、氮化硅、氮氧化硅、未掺杂硅酸盐玻璃USG、聚酰亚胺、阻焊剂、其任何组合或类似者的另一介电材料。封装材料的实例可包含但不限于环氧树脂，所述环氧树脂包含分散于其中的填充剂。罩盖14安置于介电层13a上以覆盖芯片10的主动表面101上的微透镜区域11。在一些实施例中，罩盖14由玻璃或另一透明材料形成或包含玻璃或另一透明材料以允许光穿过。在一些实施例中，罩盖14通过粘着剂例如，胶或胶带14a附接到介电层13a。图2说明根据本公开的一些实施例的半导体封装装置2的横截面视图。半导体封装装置2类似于展示于图1A中的半导体封装装置1，唯在半导体封装装置2中罩盖24突出超出介电层13a的侧向表面13a1外。举例来说，罩盖24的侧向表面243并不与介电层13a的侧向表面13a1共面。图3A到图3G为根据本公开的一些实施例的所制造的半导体结构在各种阶段的横截面视图。参看图3A，提供包含裸片30的裸片条带例如，晶片。裸片条带具有主动表面301也被称作“第一表面”及与主动表面301相对的后表面302也被称作“第二表面”。每一裸片30可包含半导体衬底、一或多个集成电路装置及其中的一或多个叠对互连结构。集成电路装置可包含例如晶体管的一或多个主动装置及或例如电阻器、电容器、电感器的被动装置，或其一组合。每一裸片30的主动表面301具有微透镜区域31及多个导电衬垫30p。参看图3B，导电层或RDL32a形成于裸片30的主动表面301上且电连接到裸片30的导电衬垫30p。在一些实施例中，导电层32a在裸片条带的包含裸片30的切割通道30A内延伸。在一些实施例中，介电层33a形成于裸片条带的主动表面301上以覆盖导电层32a。介电层33a可界定开口以暴露裸片条带的主动表面301的至少一部分例如，微透镜区域31。在一些实施例中，开口可通过例如光刻技术或其它合适工艺形成。在一些其它实施例中，介电层33a可取决于设计规范而被忽略。参看图3C，罩盖34放置于介电层33a上以覆盖裸片30的主动表面301上的微透镜区域31。在一些实施例中，罩盖34由玻璃或另一透明材料形成或包含玻璃或另一透明材料以允许光穿过。在一些实施例中，罩盖34通过粘着剂例如，胶或胶带34a附接到介电层33a。参看图3D，开口30h通过去除裸片条带的一部分而非完全切穿裸片条带而由裸片条带的后表面302形成。举例来说，两个邻接裸片30通过剩余部分30ha而连接。在一些实施例中，开口30h可通过例如布线、刀片切分或使用切割设备的其它合适工艺来形成。在一些实施例中，开口30h的侧壁303或裸片30的侧向表面303并非垂直于裸片30的主动表面301或后表面302。举例来说，通过主动表面301与侧向表面303界定的角可小于约90度，而通过后表面302与侧向表面303界定的角可大于约90度。通过后表面302与侧向表面303界定的钝角可促进导电层或介电层在随后处理阶段处的形成。参看图3E，连接邻接裸片30的剩余部分30ha经去除以暴露导电层32a的底表面32a1。在一些实施例中，剩余部分30ha通过等离子体蚀刻、反应性离子蚀刻RIE或等离子体切分例如，等离子体加热来去除。归因于蚀刻的选择性，蚀刻工艺可在导电层32a的底表面32a1处终止。在蚀刻工艺之后，导电层32a突出超出通过裸片30的主动表面301及侧向表面303界定的边缘。参看图3F，导电层32b、32c形成于裸片30的后表面301及侧向表面303上。裸片30的侧向表面303上的导电层32c电连接裸片30的后表面302上的导电层32b与裸片30的主动表面301上的导电层32a。导电层32c接触导电层32a的底表面32a2面向裸片30的主动表面301并沿着所述底表面32a2延伸，所述底表面突出超出裸片30的侧向表面303。因此，导电层32a与32c之间的接触界面为平面或表面。举例来说，导电层32a与32c之间的连接通过平面到平面触点或表面到表面触点来达成。举例来说，导电层32a与32c之间的接触面积大于导电层32c的横截面面积。相较于通过点对点触点或点对线触点达成的两个导电层之间的连接，导电层32a与32c之间的连接例如，平面到平面触点为相对强的，其将增大导电层32a与32c之间的接合强度且减轻导电层32a与32c之间的断路。在一些实施例中，绝缘层或钝化层可形成于导电层32b、32c与裸片30之间以减轻电泄漏。介电层33b、33c形成于裸片30的后表面302与侧向表面303上以覆盖导电层32b、32c。介电层33a界定开口33h以暴露导电层32b的数个部分。参看图3G，电触点35形成于各别开口33h内以电接触导电层32b的经暴露部分。单体化工艺可经执行以分离出个别半导体封装装置3。即，单体化工艺穿过罩盖34及介电层33a执行。可例如通过使用划片机、激光或其它适当的切割技术进行单体化工艺。在一些实施例中，半导体封装装置3与展示于图1A中的半导体封装装置1相同或类似。图4A到图4G为根据本公开的一些实施例的所制造的半导体结构在各种阶段的横截面视图。展示于图4A到图4G中的操作类似于展示于图3A到图3G中的操作，唯在展示于图4B中的介电层43a、43a'的形成期间不连接两个邻接裸片30的介电层43a及43a'外。因此，间隙43h形成于两个邻接裸片30的介电层43a与43a'之间。因此，在展示于图4G中的单体化工艺之后，罩盖34突出超出介电层43a的侧向表面43a1。举例来说，罩盖34的侧向表面341并不与介电层43a的侧向表面43a1共面。在一些实施例中，展示于图4G中的所得半导体封装装置4与展示于图2中的半导体封装装置2相同或类似。图5A到图5G为根据本公开的一些实施例的所制造的半导体结构在各种阶段的横截面视图。展示于图5A到图5G中的操作类似于展示于图3A到图3G中的操作，唯介电层33a通过粘着剂34a替换外。如图5C中所展示，在导电层32a形成于裸片30的主动表面301上之后，粘着剂34a经形成或安置以覆盖导电层32a。罩盖34接着附接到粘着剂34a。通过用粘着剂34a替换介电层33a，可缩减制造成本及时间。如本文中所使用，术语“大约”、“大体上”、“大体”及“约”用以描述及说明小变化。当与事件或情形结合使用时，术语可指事件或情形精准地发生的例子以及事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％的变化范围。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％，那么可认为所述两个数值“大体上”或“大约”相同。举例来说，“大体上”平行可指相对于0°而言小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°的角度变化范围。举例来说，“大体上”垂直可指相对于90°而言小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°的角度变化范围。如果两个表面之间的移位不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为两个表面共面或大体上共面。如本文中所使用，术语“导电conductive”、“导电性electricallyconductive”及“导电率”指输送电流的能力。导电性材料通常指示对于电流流动显现极小阻力或零阻力的那些材料。导电率的一个度量为西门子每米Sm。通常，导电性材料为具有大于大约104Sm例如至少105Sm或至少106Sm的导电率的一种材料。材料的导电率有时可随温度发生变化。除非另外规定，否则材料的导电率在室温下测量。除非上下文另外明确规定，否则如本文中所使用，单数术语“一aan”及“所述”可包含多个指示物。在对一些实施例的描述中，设置“在另一组件上”或“另一组件上方”的组件可涵盖前一组件直接在后一组件上例如，与后一组件物理接触的状况以及一或多个介入组件位于前一组件与后一组件之间的状况。尽管已参考本公开的特定实施例描述且说明了本公开，但此些描述及说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内取代等效组件而不脱离如由所附权利要求书所界定的本公开的真实精神及范围。说明可不必按比例绘制。归因于制造工艺之类中的变量，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书及图式视为说明性而非限制性的。可做出修改，以使特定情形、材料、物质组成、方法或工艺适应于本公开的目标、精神及范围。所有此类修改打算在此处附加的权利要求书的范围内。尽管已参考按特定次序执行的特定操作描述了本文中所公开的方法，但可理解，在不脱离本公开的教示的情况下，可组合、细分或重新定序此些操作以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非本公开的限制。

权利要求：1.一种图像传感器，其包括：芯片，所述芯片具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面；第一重布层RDL，其在所述芯片的所述第一表面上，且沿着所述芯片的所述第一表面并超出所述芯片的所述侧向表面地延伸；第二RDL，其在所述芯片的所述第二表面上；及第三RDL，其在所述芯片的所述侧向表面上且将所述第一RDL连接到所述第二RDL。2.根据权利要求1所述的图像传感器，其中所述第三RDL包含沿着所述芯片的所述侧向表面延伸的第一部分，及沿着大体上平行于所述芯片的所述第一表面的方向远离所述芯片的所述侧向表面延伸的第二部分。3.根据权利要求2所述的图像传感器，其中所述第三RDL的所述第二部分接触所述第一RDL的突出超出所述芯片的所述侧向表面的部分。4.根据权利要求3所述的图像传感器，其中所述第一RDL与所述第三RDL的接触面积大于所述第三RDL的横截面面积。5.根据权利要求3所述的图像传感器，其中所述第三RDL的所述第二部分突出超出所述第一RDL的所述部分的侧向表面，所述部分突出超出所述芯片的所述侧向表面。6.根据权利要求1所述的图像传感器，其进一步包括：第一介电层，其覆盖所述第一RDL；第二介电层，其覆盖所述第二RDL；及第三介电层，其覆盖所述第三RDL。7.根据权利要求1所述的图像传感器，其中所述芯片的所述第一表面包括微透镜区域。8.根据权利要求1所述的图像传感器，其进一步包括所述芯片的所述第一表面上的罩盖。9.根据权利要求1所述的图像传感器，其中所述芯片的所述侧向表面并不垂直于所述芯片的所述第一表面或所述第二表面。10.一种图像传感器，其包括：衬底，所述衬底具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧向表面；微透镜阵列，其在所述衬底的所述第一表面上；第一RDL，所述第一RDL在所述衬底的所述第一表面上且包含延伸超出所述衬底的所述侧向表面的突出部分；及第二RDL，其在所述衬底的所述侧向表面上且接触所述第一RDL的所述突出部分，其中所述第一RDL与所述第二RDL的接触面积大于所述第二RDL的横截面面积。11.根据权利要求10所述的图像传感器，其进一步包括第三RDL，其在所述衬底的所述第二表面上且通过所述第二RDL电连接到所述第一RDL。12.根据权利要求10所述的图像传感器，其中所述第二RDL包含沿着所述衬底的所述侧向表面延伸的第一部分，及沿着大体上平行于所述衬底的所述第一表面的方向远离所述衬底的所述侧向表面延伸的第二部分。13.根据权利要求12所述的图像传感器，其中：所述第一RDL的所述突出部分具有面向所述衬底的所述第一表面的表面；且所述第一RDL的所述突出部分的所述表面接触所述第二RDL的所述第二部分。14.根据权利要求12所述的图像传感器，其中所述第二RDL的所述第二部分突出超出所述第一RDL的所述突出部分的侧向表面。15.根据权利要求10所述的图像传感器，其进一步包括覆盖所述第一RDL及所述第二RDL的至少一个介电层。16.根据权利要求10所述的图像传感器，其进一步包括所述衬底的所述第一表面上用以覆盖所述微透镜阵列的罩盖。17.一种制造图像传感器的方法，所述方法包括：a设置衬底，所述衬底具有第一表面及与所述第一表面相对的第二表面，所述衬底在其中具有第一切割通道；b在所述第一表面上形成第一RDL，所述第一RDL在所述第一切割通道内延伸，所述第一RDL具有面向所述衬底的所述第一表面的底表面；c去除所述衬底的在所述第一切割通道内的部分以暴露所述衬底的表面并暴露所述第一RDL的所述底表面；及d形成第二RDL，其沿着所述衬底的所述经暴露表面延伸以接触所述第一RDL的所述底表面。18.根据权利要求17所述的方法，其中所述操作c进一步包括：通过切割设备去除所述衬底的在所述第一切割通道内的部分；及通过蚀刻去除所述衬底的在所述第一切割通道内的剩余部分。19.根据权利要求17所述的方法，其进一步包括将微透镜阵列设置于所述衬底的所述第一表面上。20.根据权利要求19所述的方法，其进一步包括将罩盖安置于所述衬底的所述第一表面上以覆盖所述微透镜阵列。21.根据权利要求20所述的方法，其进一步包括：在所述罩盖的预定位置处设置第二切割通道，所述第二切割通道在所述第一切割通道内；及沿着所述第二切割通道切穿所述罩盖。22.根据权利要求17所述的方法，其进一步包括形成介电层以覆盖所述第二RDL。

百度查询： 日月光半导体制造股份有限公司 半导体封装装置及制造所述半导体封装装置的方法

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