申请/专利权人：富士电机株式会社

申请日：2016-07-07

公开（公告）日：2020-10-20

公开（公告）号：CN107112358B

主分类号：H01L29/739(20060101)

分类号：H01L29/739(20060101);H01L21/336(20060101);H01L27/04(20060101);H01L29/12(20060101);H01L29/78(20060101)

优先权：["20150716 JP 2015-142184"]

专利状态码：有效-授权

法律状态：2020.10.20#授权;2017.09.22#实质审查的生效;2017.08.29#公开

摘要：本发明提供半导体装置，具备：半导体基板；栅极沟槽部，其形成于半导体基板的表面；虚设沟槽部，其形成于半导体基板的表面；以及第一表面侧电极，其形成于半导体基板的表面的上方，且包含金属；栅极沟槽部具有：栅极沟槽，其形成于半导体基板的表面；栅极导电部，其形成于栅极沟槽的内部；以及栅极绝缘部，其在栅极沟槽的内部形成于栅极导电部的上方，且将栅极导电部与第一表面侧电极绝缘；虚设沟槽部具有：虚设沟槽，其形成于半导体基板的表面；以及虚设导电部，其形成于虚设沟槽的内部，且与第一表面侧电极接触。

主权项：1.一种半导体装置，其特征在于，具备：半导体基板；栅极沟槽部，其形成于所述半导体基板的表面；虚设沟槽部，其形成于所述半导体基板的表面；以及第一表面侧电极，其形成于所述半导体基板的表面的上方，且包含金属；所述栅极沟槽部具有：栅极沟槽，其形成于所述半导体基板的表面；栅极导电部，其形成于所述栅极沟槽的内部；以及栅极绝缘部，其在所述栅极沟槽的内部形成于所述栅极导电部的上方，且将所述栅极导电部与所述第一表面侧电极绝缘；所述虚设沟槽部具有：虚设沟槽，其形成于所述半导体基板的表面；以及虚设导电部，其形成于所述虚设沟槽的内部，从所述虚设沟槽的底部形成到所述虚设沟槽的中间部分，且与所述第一表面侧电极接触，所述栅极沟槽形成至比所述虚设沟槽深的位置，所述虚设沟槽部还具有覆盖虚设沟槽的内壁而形成的第一绝缘膜、在所述虚设沟槽的内部形成于所述虚设导电部的上方并且被设置为覆盖第一绝缘膜的内侧的第二绝缘部，所述第二绝缘部具有贯通孔，所述第一表面侧电极的一部分通过所述第二绝缘部的所述贯通孔接触于所述虚设导电部，所述第二绝缘部的所述虚设沟槽的开口侧的端面的至少一部分是与所述半导体基板的表面相同的高度。

全文数据：半导体装置及半导体装置的制造方法技术领域[0001]本发明涉及半导体装置及半导体装置的制造方法。背景技术[0002]以往，已知在半导体元件中在设置于基板表面的沟槽内形成栅极等电极的结构例如参照专利文献1。此外，己知设置将几个沟槽内的电极设为发射极电位的虚设沟槽的结构。[0003]现有技术文献[0004]专利文献[0005]专利文献1:日本特开2002-353456号公报发明内容[0006]技术问题[0007]半导体装置优选具有容易微细化的结构。[0008]技术方案[0009]在本发明的第一方式中，提供一种半导体装置，其具备:半导体基板;栅极沟槽部，其形成于半导体基板的表面;虚设沟槽部，其形成于半导体基板的表面;以及第一表面侧电极，其形成于半导体基板的表面的上方，且包含金属;栅极沟槽部具有:栅极沟槽，其形成于半导体基板的表面;栅极导电部，其形成于栅极沟槽的内部；以及栅极绝缘部，其在栅极沟槽的内部形成于栅极导电部的上方，且将栅极导电部与第一表面侧电极绝缘。虚设沟槽部可以具有:虚设沟槽，其形成于半导体基板的表面；以及虚设导电部，其形成于虚设沟槽的内部，且与第一表面侧电极接触。[0010]栅极沟槽可以形成至比虚设沟槽深的位置。toon]栅极沟槽的宽度可以大于虚设沟槽的宽度。[0012]虚设导电部的靠虚设沟槽的开口侧的端面的至少一部分可以与半导体基板的表面是相同的高度。此外，第一表面侧电极可以与虚设导电部的端面接触。[0013]栅极绝缘部的靠栅极沟槽的开口侧的端面的至少一部分可以与半导体基板的表面是相同的高度。此外，第一表面侧电极可以与栅极绝缘部的端面接触。[0014]栅极导电部与虚设导电部可以由相同的材料形成。[0015]虚设沟槽部可以在半导体基板的表面沿预定的延伸方向延伸而形成。此外，栅极沟槽部可以具有:对置部，其在与虚设沟槽部相对的范围沿延伸方向延伸而形成；以及突出部，其从对置部进一步延伸而形成于与所述虚设沟槽不相对的范围。半导体装置还可以具备形成于突出部的上方的第二表面侧电极。突出部的栅极导电部可以与第二表面侧电极电连接。[0016]在突出部的一部分，可以不设置栅极绝缘部，栅极导电部与第二表面侧电极接触。[0017]在突出部的一部分，栅极导电部的靠栅极沟槽的开口侧的端面的至少一部分可以与半导体基板的表面是相同的局度。第二表面侧电极可以与栅极导电部的端面接触。[0018]对置部的栅极沟槽可以形成至比突出部的一部分的栅极沟槽深的位置。[0019]突出部的一部分的栅极沟槽可以形成至与虚设沟槽相同的深度。[0020]虚设沟槽部可以还具有虚设绝缘部，虚设绝缘部在虚设沟槽的内部形成于虚设导电部的上方。虚设绝缘部可以具有贯通孔。第一表面侧电极的一部分可以通过虚设绝缘部的贯通孔接触于虚设导电部。[0021]第一表面侧电极的通过贯通孔的部分可以包含钨。[0022]半导体装置可以具备主晶体管部及感测晶体管部。栅极沟槽部及虚设沟槽部可以形成于主晶体管部及感测晶体管部的至少一方。[0023]在本发明的第二方式中，提供一种半导体装置的制造方法，包括:沟槽形成阶段，在半导体基板的表面形成栅极沟槽及虚设沟槽;导电部形成阶段，形成栅极沟槽的内部的栅极导电部及虚设沟槽的内部的虚设导电部;绝缘部形成阶段，在栅极沟槽的内部，在栅极导电部的上方形成将栅极导电部与第一表面侧电极绝缘的栅极绝缘部；以及电极形成阶段，在半导体基板的表面的上方，形成与虚设导电部接触的、包含金属的第一表面侧电极。[0024]在沟槽形成阶段，可以形成比虚设沟槽深的栅极沟槽。在导电部形成阶段，可以以同一工序形成栅极导电部及虚设导电部。[0025]在绝缘部形成阶段，可以在半导体基板的表面形成厚度比栅极导电部的端面与半导体基板的表面在深度方向上的距离大的绝缘膜，并除去形成于比半导体基板的表面靠上方的位置的绝缘膜。[0026]应予说明，上述发明的概要并未列举出本发明的全部特征。此外，这些特征组的子组合也可另外成为发明。附图说明[0027]图1是表示半导体装置100的一例的俯视图。[0028]图2是表示图1中的a-a’截面的一例的图。[0029]图3是表示图1中的b-b’截面的一例的图。[0030]图4是说明半导体装置100的制造方法的一例的图。[0031]图5是表示半导体装置100在a-a’截面处的另一结构例的图。[0032]图6是表示半导体装置100的表面配置的一例的图。[0033]图7是表示比例较涉及的半导体装置200的结构的图。[0034]图8表示图7中的c-c’截面。[0035]图9表不图7中的d-d’截面。[0036]图10表示导通电压Von与关断损耗Eoff的关系。[0037]符号说明[0038]10…半导体基板，12…发射极区，14…基区，15…接触区，16…蓄积区，n…讲区，18…漂移区，20…缓冲区，22…集电极区，24…集电极，26…层间绝缘膜，29…绝缘膜，30".虚设沟槽部，31…虚设沟槽，32…绝缘膜，34…虚设导电部，36…贯通孔，37…栅极绝缘部，38…虚设绝缘部，40…栅极沟槽部，41…对置部，42…绝缘膜，43…突出部，44…栅极导电部，45…栅极沟槽，50…栅极，51…栅极端子，52…发射极，53…发射极端子，54.••接触孔，55…栅极接触孔，6〇…发射极沟槽部，62..•绝缘膜，64.••发射极导电部，70..•晶体管部，80…二极管部，82…阴极区，100…半导体装置，102…有源区域，103…栅极焊盘，1〇4…主晶体管部，1〇5…外侧区域，106…二极管部，1〇8…感测晶体管部，109…边缘终端结构部，2〇〇…半导体装置，210…半导体基板，212…发射极区，214…基区，215…接触区，216…蓄积区，217…阱区，218…漂移区，220…缓冲区，221…多晶硅层，222…集电极区，224…集电极，2¾…多晶硅层，226…接触孔，挪…接触孔，230...虚设沟槽部，232…绝缘膜，234...虚设导电部，238…绝缘部，240-.栅极沟槽部，242…绝缘膜，244…栅极导电部，248…多晶硅层，249…接触孔，25〇…栅极，25卜.栅极端子，252…发射极，253…发射极端子，254…接触孔，260…发射极沟槽部，262…绝缘膜，264…发射极导电部，270…晶体管部，280…二极管部，282…阴极区。具体实施方式[0039]以下，通过发明的实施方式说明本发明，但是以下的实施方式并非要限定权利要求所涉及的发明。此外，实施方式中所说明的特征的组合的全部并不一定是发明的解决方案所必须的。[0040]图1是表示半导体装置100的一例的俯视图。本例的半导体装置100是具有晶体管部70以及一极官郃80的半导体芯片，所述晶体管部70包含IGBTInsulatedGateBipolar1^311318〖〇]：，绝缘栅双极型晶体管）等晶体管，所述二极管部80包含？¥0?作61匕661Diode，续流二极管等二极管。在图丨中，示出芯片端部周边的芯片表面，省略其他的区域。[0041]此外，在图1中，示出半导体装置1〇〇中的半导体基板的有源区域，但是半导体装置1〇〇可以以围绕有源区域的方式具有耐压结构部。有源区域指在将半导体装置1〇〇控制为导通状态的情况下流动电流的区域。耐压结构部缓和半导体基板的表面侧的电场集中。耐压结构部具有例如保护环、场板、降低表面电场层、以及将这些部件组合而成的结构。[0042]本例的半导体装置1〇〇在芯片的表面侧具有栅极50、发射极52、栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射极区12、基区14、接触区15、接触孔54以及栅极接触孔55。发射极52是第一表面侧电极的一例，栅极50是第二表面侧电极的一例。[0043]栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射极区12、基区14以及接触区15形成于半导体基板的表面侧的内部，发射极52以及栅极50设置于半导体基板的表面的上方。[0044]在发射极52及栅极50与半导体基板的表面之间形成有层间绝缘膜，但是在图1中将其省略。接触孔54以及栅极接触孔55贯穿该层间绝缘膜而形成。发射极52通过接触孔54与半导体基板接触。栅极50通过栅极接触孔55与半导体基板接触。[0045]发射极52以及栅极50由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝硅合金形成。各电极可以在下层具有钛和或钛化合物等势垒金属，也可以具有由包含插塞的材料形成的区域，所述插塞通过在铝与势垒金属之间埋入了钨而成。[0046]—个以上的栅极沟槽部40以及一个以上的虚设沟槽部30在晶体管部70的区域中沿预定的排列方向以预定的间隔排列。虚设沟槽部30在半导体基板的表面沿预先设定的延伸方向延伸而形成。本例中的虚设沟槽部30具有直线形状，沿与上述排列方向垂直的方向延伸而形成。[0047]栅极沟槽部40具有对置部41以及突出部43。对置部41在与虚设沟槽部30相对的范围，沿上述延伸方向延伸而形成。即，对置部41与虚设沟槽部30平行地形成。突出部43从对置部41进一步延伸而形成在不与虚设沟槽部30相对的范围。在本例中，设置在虚设沟槽部30的两侧的两个对置部41通过一个突出部43连接。突出部43的至少一部分可以具有曲线形状。[0048]在覆盖突出部43的绝缘层，形成栅极接触孔55。栅极接触孔55可以与突出部43中最远离对置部41的区域对应而形成。本例的突出部43在最远离对置部41的区域，具有沿与对置部41垂直的方向延伸的部分。栅极接触孔55可以与突出部43的该部分对应而形成。[0049]发射极沟槽部60设置于二极管部80的区域。发射极沟槽部60可以具有与栅极沟槽部40同样的形状。但是，发射极沟槽部60的延伸方向上的长度可以比栅极沟槽部40的长度短。本例的发射极沟槽部60的长度与虚设沟槽部30的长度相同。[0050]栅极50覆盖突出部43的一部分而形成。栅极50覆盖突出部43中设置有栅极接触孔55的部分而形成。本例的栅极50不形成于对置部41、虚设沟槽部30以及发射极沟槽部60的上方。[0051]发射极52形成于栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射极区12、基区14以及接触区15的上方。本例的发射极52覆盖阱区17以及栅极沟槽部40的一部分而形成。[0052]阱区17从半导体基板的设置栅极50的一侧的端部起在预定的范围形成。阱区17的扩散深度可以深于栅极沟槽部40、虚设沟槽部30、发射极沟槽部60的深度。虚设沟槽部30、发射极沟槽部60以及对置部41的、栅极50侧的一部分区域形成于阱区17。虚设沟槽部30的延伸方向的端部的底可以被阱区17覆盖。[0053]突出部43可以整个形成于阱区17。半导体基板具有第一导电型，阱区17具有与半导体基板不同的第二导电型。本例的半导体基板是N-型，阱区17是P+型。在本例中，设第一导电型为N型，设第二导电型为P型而进行说明。但是，第一导电型以及第二导电型也可以是相反的导电型。[00M]在被各沟槽部夹着的区域，形成基区14。基区14是杂质浓度比阱区17的杂质浓度低的第二导电型。本例的基区14是P-型。[0055]在基区14的表面，形成杂质浓度比基区14的杂质浓度高的第二导电型的接触区15。本例的接触区15是P+型。此外，在晶体管部70中，在接触区15的表面的一部分，选择性地形成杂质浓度比半导体基板的杂质浓度高的第一导电型的发射极区12。本例的发射极区12是N+型。[0056]接触区15以及发射极区12分别从邻接的一个沟槽部形成到另一个沟槽部。晶体管部7〇的一个以上的接触区15以及一个以上的发射极区12在被各沟槽部夹着的区域中，以沿着沟槽部的延伸方向交替地露出于半导体基板的表面的方式形成。[0057]在晶体管部70中，接触孔54形成于接触区15、发射极区12以及虚设沟槽部30的各区域的上方。为了使发射极区12与发射极52的接触面积最大化，接触孔54从邻接的一个沟槽部形成到另一个沟槽部。此外，接触孔54可以以使发射极区12的表面的整个范围露出的方式形成。此外，接触孔54可以以使接触区15的表面的整个范围也露出的方式形成。但是，接触孔54不形成于与基区14以及阱区17对应的区域。[0058]此外，接触孔54也形成于与发射极区12相对的范围的栅极沟槽部40的上方。本例的接触孔54使与发射极区12以及接触区15相对的范围的栅极沟槽部40露出。应予说明，如后所述，在栅极沟槽部40的沟槽内的上端，形成将沟槽内的电极与发射极52绝缘的绝缘部。[0059]此外，接触孔54以使与发射极区12相对的范围的虚设沟槽部30露出的方式形成。本例的接触孔54使与发射极区12以及接触区15相对的范围的虚设沟槽部30露出。发射极52与所露出的虚设沟槽部30的内部的电极接触。[0060]此外，在二极管部8〇中，接触孔54形成于接触区15、基区14以及发射极沟槽部60的各区域的上方。本例的接触孔54针对多个基区14中最接近于栅极50的基区14不形成。在本例中，晶体管部7〇的接触孔54与二极管部80的接触孔54在各沟槽部的延伸方向具有相同的长度。[0061]在二极管部80中，为了使接触区15以及基区14与发射极52的接触面积最大化，接触孔54从邻接的一个沟槽部形成到另一个沟槽部。但是，接触孔54不形成于与基区14以及阱区17对应的区域。本例的晶体管部7〇的接触孔54与二极管部80的接触孔54—体地形成。[0062]图2是表示图1中的a_a’截面的一例的图。本例的半导体装置1〇〇在该截面中，具有半导体基板10、发射极52以及集电极24。发射极52形成于半导体基板10的表面。发射极52与发射极端子53电连接。[0063]集电极24形成于半导体基板10的背面。集电极24与集电极端子电连接。发射极52以及集电极24由金属等导电材料形成。此外，在本说明书中，将基板、层、区域等各部件的发射极52侧的面称为表面，将基板、层、区域等各部件的集电极24侧的面称为背面或底部。此夕卜，将连结发射极52与集电极24的方向称为深度方向。[0064]半导体基板10可以是硅基板，也可以是碳化硅基板、氮化物半导体基板等。在半导体基板10的表面侧，形成P-型的基区14。此外，N+型的发射极区12选择性地形成于基区14的表面侧的一部分区域。[0065]此外，半导体基板10还具有N+型的蓄积区16、N-型的漂移区18、N-型的缓冲区20、P+型的集电极区22以及N+型的阴极区82。蓄积区16形成于基区14的背面侧。蓄积区16的杂质浓度比漂移区18的杂质浓度高。[0066]蓄积区16形成于邻接的沟槽间。例如在晶体管部70中，蓄积区16形成于虚设沟槽部30与栅极沟槽部40之间。蓄积区16可以以覆盖虚设沟槽部30以及栅极沟槽部40之间的整个区域的方式设置。通过设置蓄积区16,能够提高载流子注入促进效果IE效果而降低导通电压。[0067]漂移区18形成于蓄积区16的背面侧。缓冲区20形成于漂移区18的背面侧。缓冲区20的杂质浓度比漂移区18的杂质浓度高。缓冲区20作为防止从基区14的背面侧扩展的耗尽层到达集电极区22以及阴极区82的场停止层而起作用。[0068]集电极区22在晶体管部70的区域中，形成于缓冲区20的背面侧。阴极区82在二极管部8〇的区域中，形成于缓冲区20的背面侧。此外，在集电极区22以及阴极区82的背面，设置集电极24。[0069]在半导体基板10的表面侧，形成一个以上的栅极沟槽部40、一个以上的虚设沟槽部30以及一个以上的发射极沟槽部60。各沟槽部从半导体基板10的表面起，贯穿基区14而到达漂移区18。在本例中，栅极沟槽部40以及虚设沟槽部30从半导体基板10的表面起，贯穿发射极区12、基区14以及蓄积区16而到达漂移区18。此外，发射极沟槽部60从半导体基板10的表面起，贯穿基区14以及蓄积区16而到达漂移区18。[0070]栅极沟槽部40具有形成于半导体基板10的表面侧的栅极沟槽、绝缘膜42、栅极导电部44以及栅极绝缘部37。绝缘膜42覆盖栅极沟槽的内壁而形成。绝缘膜42可以将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比绝缘膜42靠内侧的位置。即，绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。[0071]栅极绝缘部37在栅极沟槽的内部形成于栅极导电部44的上方，将栅极导电部44与发射极52绝缘。在本例中，栅极导电部44的栅极沟槽开口侧的端面设置于与半导体基板10的表面相比更靠半导体基板10的内部侧的位置。在此，半导体基板10的表面指发射极区12的表面。此外，有时将栅极导电部44的栅极沟槽开口侧的端面称为栅极导电部44的表面。[0072]栅极绝缘部37在与栅极导电部44的表面相比更靠上侧的位置，填充到栅极沟槽内部。栅极绝缘部37以覆盖栅极导电部44的整个表面的方式设置。栅极绝缘部37的栅极沟槽开口侧的端面的至少一部分以与半导体基板10的表面相同的高度设置。应予说明，有时将栅极绝缘部37的栅极沟槽侧的端面称为栅极绝缘部37的表面。[0073]栅极绝缘部37的表面与发射极52接触。优选的是，在栅极绝缘部37与发射极52之间不介有其他的导电部件或绝缘部件。这样，通过将栅极绝缘部37形成在栅极沟槽内，能够减少半导体基板10的表面的凹凸。[0074]此外，栅极绝缘部37的整个表面可以形成为与半导体基板10的表面相同的面。在此情况下，能够进一步减少半导体基板10的表面的凹凸。从而，能够容易形成层叠于半导体基板1〇的表面的上方的结构。此外，半导体装置100的微细化变得容易。[0075]栅极绝缘部37包含例如氧化硅、氮化硅或其他的绝缘材。栅极绝缘部37的深度方向上的厚度可以比绝缘膜42的在栅极沟槽底部的厚度大。[0076]栅极导电部44包含至少与邻接的基区14相对的区域。各个栅极导电部44电连接于栅极端子51。在本例中，如图1所示，在突出部43中，栅极导电部44电连接于栅极50。此外，栅极50电连接于栅极端子51。若介由栅极端子51对栅极导电部44施加预定的电压，则在基区14之中与栅极沟槽相接的界面的表层形成沟道。[Q077]虚设沟槽部30具有形成于半导体基板10的表面侧的虚设沟槽、绝缘膜32以及虚设导电部34。绝缘膜32覆盖虚设沟槽的内壁而形成。[0078]虚设导电部34形成于虚设沟槽的内部，并且形成于与绝缘膜32相比更靠内侧的位置。绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向具有与栅极导电部44相同的长度。[0079]发射极52在虚设沟槽的内部与虚设导电部M接触。虚设沟槽的内部是指，包含虚设沟槽的开口。即，虚设导电部34的靠虚设沟槽的开口侧的端面的至少一部分可以是与半导体基板10的表面相同的高度，发射极52可以接触于与半导体基板10的表面相同高度的虚设导电部34的该端面。应予说明，有时将虚设导电部34的靠虚设沟槽的开口侧的端面称为虚设导电部34的表面。[OOSO]在本例的半导体装置1〇〇中，虚设导电部34与发射极52直接接触。即，在虚设导电部34与发射极52之间，不设置多晶硅等其他的导电材料。因此，能够减少半导体基板10的表面的凹凸。此外，虚设导电部34的整个表面可以是与半导体基板10的表面相同的高度。在此情况下，能够进一步减少半导体基板10的表面的凹凸。从而，能够容易形成层叠于半导体基板10的表面的上方的结构。[0081]此外，半导体装置100在栅极沟槽部40与虚设沟槽部30之间的台面区域中的发射极区12的表面可以不具有绝缘膜。即，台面区域中的发射极区12的表面可以全部与发射极52接触。在栅极沟槽部40以及虚设沟槽部30的上方设置绝缘膜的情况下，该绝缘膜会覆盖台面区域的发射极区12的表面的一部分。此外，绝缘膜的尺寸有制造偏差。因此，难以将半导体装置微细化而减小台面宽度。相对于此，根据半导体装置100,由于在台面区域中的发射极区12的表面可以不设置绝缘膜，所以能够将半导体装置100进一步微细化。[0082]应予说明，栅极沟槽部40的栅极沟槽可以形成到与虚设沟槽部30的虚设沟槽相比更深的位置。由此，即使以同一工艺将栅极导电部44与虚设导电部34形成为同一长度，也能够在栅极沟槽内确保设置栅极绝缘部37的空间，并且在虚设沟槽内填充虚设导电部34。[0083]此外，在半导体基板10的表面侧，栅极沟槽的开口宽度W2大于虚设沟槽的开口宽度W1。在此，开口宽度可以指开口所具有的宽度之中最大的宽度。在开口为圆形的情况下，开口宽度指圆形的直径。通过增大栅极沟槽的开口宽度W2,在以同一蚀刻工序形成了栅极沟槽以及虚设沟槽的情况下，能够使栅极沟槽的长度比虚设沟槽的长度长。因此，能够容易形成长度不同的栅极沟槽以及虚设沟槽。[0084]此外，在图2的例子中，虚设导电部34的表面设置于与虚设沟槽的开口相同的位置。在其他的例子中，虚设导电部34的表面也可以设置于与虚设沟槽的开口相比更靠半导体基板10的内部的深的位置。在此情况下，发射极52形成到虚设沟槽的内部而与虚设导电部34的表面接触。[0085]此外，绝缘膜32也可以不形成在虚设沟槽的基板表面侧的端部附近。由此，在虚设沟槽的侧壁，露出发射极区12的至少一部分。绝缘膜32可以通过下述过程形成:将虚设沟槽的内壁的半导体氧化而形成氧化膜或将虚设沟槽的内壁的半导体氮化而形成氮化膜，并在虚设沟槽内形成了预定的厚度的虚设导电部34之后，除去未被虚设导电部34覆盖的氧化或氮化膜。[0086]在此情况下，发射极52既与虚设沟槽内的虚设导电部34的表面接触，并且在虚设沟槽的侧壁也与发射极区12接触。由此，能够扩大发射极区12与发射极52的接触面积而降低接触电阻。[0087]根据本例的半导体装置100,通过设置虚设沟槽部30,能够提高向漂移区的IE效果而降低导通电压。此外，通过在栅极沟槽内设置栅极绝缘部37,能够减少半导体基板10的表面的凹凸。此外，通过发射极52与虚设导电部34直接接触，能够减少半导体基板10的表面的凹凸。因此，能够使半导体装置1〇〇容易微细化。[0088]在本例中，栅极沟槽部40以及虚设沟槽部30如图2所示在预定的排列方向交替地配置。此外，各沟槽部可以以一定的间隔配置。但是，各沟槽的配置并不限于上述的例子。可以在两个虚设沟槽部30之间配置多个栅极沟槽部40。此外，在各个虚设沟槽部30之间设置的栅极沟槽部40的数量也可以并非一定。[0089]二极管部80设置于与晶体管部70邻接的区域。二极管部80具有与晶体管部70同一层的基区14、蓄积区16、漂移区18以及缓冲区20。在二极管部80的缓冲区20的背面侧设置阴极区82。此外，二极管部80具有一个以上的发射极沟槽部60。此外，在二极管部80，不形成发射极区12。[0090]发射极沟槽部60从基区14的表面侧起贯穿基区14以及蓄积区16而到达形成到漂移区18。各个发射极沟槽部㈤与虚设沟槽部3〇同样地，具有绝缘膜62以及发射极导电部64。发射极沟槽部60可以具有与虚设沟槽部30相同的结构。[0091]即，发射极导电部64的表面与发射极52接触。此外，发射极沟槽部60的发射极沟槽可以形成得比栅极沟槽部40的栅极沟槽浅。发射极沟槽的宽度可以小于栅极沟槽的宽度。[0092]此外，本例中的晶体管部7〇中的沟槽部的间隔与二极管部80中的发射极沟槽部6〇的间隔相同。如图2所示，在晶体管部70中栅极沟槽部40与虚设沟槽部30交替地配置的情况下，栅极沟槽部40与虚设沟槽部30的间隔和发射极沟槽部60彼此的间隔可以相同。[0093]图3是表示图1中的b-b’截面的一例的图。本例的半导体装置1〇〇在该截面中，具有半导体基板10、层间绝缘膜26、发射极52以及集电极24。层间绝缘膜26形成于栅极50以及发射极52与半导体基板10之间。在层间绝缘膜26,形成接触孔54以及栅极接触孔55。[0094]接触孔54在半导体基板10的表面使发射极区12以及接触区15的至少一部分露出。发射极52通过接触孔54与发射极区12以及接触区15接触。[0095]栅极接触孔55在半导体基板10的表面使栅极沟槽部40的突出部43的至少一部分露出。在本例中，在通过栅极接触孔55露出的栅极沟槽部40，不形成栅极绝缘部37。即，通过栅极接触孔55，栅极导电部44的表面的至少一部分露出。栅极50通过栅极接触孔55而与栅极导电部44的表面接触。[0096]通过栅极接触孔55露出的栅极沟槽部40,可以具有与图2所示的虚设沟槽部30相同的结构。例如，在突出部43的一部分，栅极导电部44的靠栅极沟槽的开口侧的端面在本例中为表面）的至少一部分是与半导体基板10的表面相同的高度。也可以栅极导电部44的整个表面是与半导体基板10的表面相同的高度。[0097]此外，通过栅极接触孔55露出的栅极沟槽部40的栅极沟槽可以比对置部41中的栅极沟槽部40的栅极沟槽浅。即，对置部41的栅极沟槽比突出部的一部分的栅极沟槽深。通过栅极接触孔55露出的栅极沟槽部40的栅极沟槽可以形成到与虚设沟槽相同的深度。此外，通过栅极接触孔55露出的栅极沟槽部40的栅极沟槽可以具有与虚设沟槽相同的宽度。通过这样的结构，能够减少半导体基板10的表面的凹凸。[0098]图4是说明半导体装置100的制造方法的一例的图。在图3中，示出制造工序之中形成栅极沟槽部40以及虚设沟槽部30的工序。但是，半导体装置1〇〇的制造方法并不限于本例。首先，准备与漂移区18相同的导电型在本例中以N-型进行说明）的半导体基板10。[00"]接着，在沟槽形成阶段S300,在半导体基板10的表面设置预定的图案的蚀刻掩模，并形成栅极沟槽45以及虚设沟槽31。栅极沟槽45可以形成到比虚设沟槽31更深的位置。在此情况下，通过使用于形成栅极沟槽45的掩模开口的宽度大于用于形成虚设沟槽31的掩模开口的宽度，能够以同一工艺形成深度不同的栅极沟槽45以及虚设沟槽31。接着，在绝缘膜形成阶段S302，在栅极沟槽45以及虚设沟槽31的内壁形成绝缘膜42以及绝缘膜32。[0100]接着，在导电部形成阶段S304,在栅极沟槽45以及虚设沟槽31的内部填充导电材料而形成栅极导电部44以及虚设导电部34。在本例中，以同一工序形成同一长度的栅极导电部44以及虚设导电部34。在本例中，虚设导电部34填充到整个虚设沟槽31。但是，由于多晶硅等导电材料的过蚀刻，虚设导电部34的上表面与栅极导电部44同样稍微向基板内部侧凹陷为凹状。此外，在将导电材料蚀刻得比半导体基板10的表面更深时，栅极绝缘膜42也稍微被蚀刻。稍微是指，由栅极绝缘膜42与形成栅极导电部44的导电材料的蚀刻选择比决定的程度。由此，有时栅极绝缘膜42的上端设置到比半导体基板10的表面深的位置。在此情况下，有时在比栅极绝缘膜42的上端更靠上部的位置，在栅极沟槽45的侧壁露出半导体基板10。由于栅极沟槽45比虚设沟槽31深，所以在栅极沟槽45的内部的上端附近，残留有深度D1的空间。深度D1指栅极导电部44的表面之中处于最深的位置的部分与半导体基板10的表面在深度方向上的距离。[0101]接着，从半导体基板的表面侧注入P型杂质，并以11〇〇度左右的温度进行2小时左右的热处理，在半导体基板10的整个表面形成比沟槽浅的P型基区14。接着，从半导体基板10的表面侧注入N型杂质而形成比基区14深、比沟槽浅的N型蓄积区16。例如，以加速电压2.8MeV且5.0X1012cm2左右进行磷的离子注入，由此形成N型蓄积区16。[0102]接着，使用与发射极区12对应的部分开口了的掩模，从半导体基板10的表面侧选择性地注入N型杂质。由此，在P型基区14的内部选择性地形成N+型发射极区12。[0103]接着，在绝缘膜形成工序S306,在半导体基板10的表面形成绝缘膜29。优选的是，绝缘膜29的厚度T1大于栅极沟槽45的内部的空间的深度D1。此外，绝缘膜29也可以在栅极沟槽的侧壁与半导体基板10直接接触。由此，能够防止在栅极沟槽侧壁的栅极绝缘膜上表面形成公知的鸟嘴的情形。[0104]接着，在绝缘膜除去工序S308,以残留预定的层间绝缘图案的方式除去绝缘膜。此时，以在栅极沟槽45的内部残留绝缘膜的方式除去绝缘膜。由此，形成层间绝缘膜26以及栅极绝缘部37。应予说明，在S308,可以通过CMP将绝缘膜研磨到与半导体基板10的表面相同的高度。在此情况下，栅极绝缘部37的整个表面成为与半导体基板10的表面相同的高度。[0105]此外，在S308中，也可以通过蚀刻除去绝缘膜。此时，如图4所示，有时栅极绝缘部37的一部分也形成于栅极沟槽45的开口的边缘部附近的半导体基板10的表面。在此情况下，栅极绝缘部37以覆盖绝缘膜42的端面的方式设置，也能够作为保护绝缘膜42的保护部而起作用。但是，为了尽可能减小半导体基板10的表面的凹凸，优选的是，栅极绝缘部37的表面的至少一部分被设置为与半导体基板10的表面相同的高度。[0106]接着，在电极形成工序S310中，在半导体基板10的表面，形成包含金属的发射极52。发射极52与虚设导电部34的表面接触。此外，发射极52也与栅极绝缘部37的表面以及发射极区12接触。由此，能够形成半导体基板10的表面侧的沟槽以及电极等结构。[0107]接着，从半导体基板10的背面侧以例如1.0X1014cm2左右进行硒的离子注入，之后以900度左右的温度进行2小时左右的热处理。由此，在半导体基板10的背面侧形成N+型的缓冲区20。残留的半导体基板10的N-型的区域成为漂移区18。通过使用扩散系数大的硒，能够将缓冲区20形成于深的位置。此外，在形成缓冲区20之前，也可以对半导体基板10进行研磨而调整厚度。[0108]也可以代替硒的离子注入，而以不同的掺杂量以多次进行质子的离子注入，由此形成N+型缓冲区20。由此，能够形成杂质浓度从基板表面侧朝向基板背面侧增加的缓冲区20〇[0109]接着，从半导体基板10的背面侧以例如1.0X1013cm2以上且4.0X1013cm2以下的掺杂量进行P型杂质的离子注入。由此，在半导体基板10的背面侧，形成比缓冲区20薄的P+型集电极区22。在P型杂质的掺杂量小于1.0X1013cm2的情况下，由于集电极区与集电极无法进行欧姆接合，所以不优选。此外，在二极管部80形成阴极区82。然后，在半导体基板10的背面侧适当地形成集电极24等。[0110]图5是表示半导体装置100在a-a’截面处的另一结构例的图。本例中的虚设沟槽部3〇相对于图1至图4中说明的虚设沟槽部30的结构，还具有虚设绝缘部38。虚设导电部34从虚设沟槽的底部形成到虚设沟槽的中间部分。虚设绝缘部38在虚设沟槽的内部形成于虚设导电部34的上方。虚设绝缘部38具有贯通孔36。发射极52的一部分通过虚设绝缘部38的贯通孔36接触于虚设导电部34的表面。发射极52可以具有设置于贯通孔36的内部的插塞部。插塞部可以由与在半导体基板10的表面的上方形成的发射极52的区域相同的材料形成，也可以由与在半导体基板10的表面的上方形成的发射极52的区域不同的材料形成。作为一例，插塞部由包含钨的材料形成，插塞部以外的发射极52由不包含钨的材料形成。通过由包含钨的材料形成插塞部，能够容易在微细的贯通孔36的内部还形成插塞部。[0112]虚设绝缘部38的表面的至少一部分设置为与半导体基板10的表面相同的高度。也可以将虚设绝缘部38的整个表面设置为与半导体基板10的表面相同的高度。通过这样的结构，也能够减少半导体基板10的表面的凹凸。[0113]应予说明，本例的虚设沟槽部30除了贯通孔36以外，可以具有与栅极沟槽部40相同的形状。虚设沟槽的深度以及宽度可以与栅极沟槽的深度以及宽度相同。虚设导电部34可以在深度方向具有与栅极导电部44相同的长度。栅极绝缘部37与虚设绝缘部38在深度方向可以具有相同的长度。虚设绝缘部38可以由与栅极绝缘部37的同一工艺形成。[0114]图6是表示半导体装置100的表面配置的一例的图。半导体装置100具有有源区域102以及外侧区域105。有源区域102是例如在驱动了半导体装置100时流动电流的区域。在有源区域102设置多个主晶体管部104以及二极管部106。主晶体管部104可以包含晶体管部70。二极管部106包含二极管部80。[0115]多个主晶体管部104并列设置，在栅极、发射极、集电极的各端子被施加相同的电位。多个二极管部106并列设置，在发射极阳极）、阴极的各端子被施加相同的电位。[0116]主晶体管部104以及二极管部106可以沿着预定的排列方向交替地排列。此外，在与上述的排列方向垂直的方向，可以排列有多个主晶体管部104。此外，在与上述排列方向垂直的方向，可以排列有多个二极管部106。在两个主晶体管部104之间以及两个二极管部106之间，可以设置传送栅极电位的栅极通道歹一卜，：于一）。[0117]外侧区域105设置于有源区域102的外侧。有源区域102的外侧是指，不由有源区域102包围、并且与有源区域102的中心相比更接近半导体基板10的端部的区域。外侧区域105也可以包围有源区域102。在外侧区域105的更外侧，可以设置边缘终端结构部109等。此外，有源区域102的阱区17与外侧区域105的阱区分离。[0118]在有源区域102,可以设置感测晶体管部108。感测晶体管部108检测在主晶体管部104流动的电流。例如在感测晶体管部108流动与在主晶体管部104流动的主电流成比例并且比主电流小的电流。例如感测晶体管部108与主晶体管部104并联连接，并且被输入相同的栅极电位。但是，在感测晶体管部1〇8,连接有比连接于主晶体管部104的电阻大的电阻。[0119]图1至图5中说明的栅极沟槽部40以及虚设沟槽部30,形成于主晶体管部1〇4以及感测晶体管部108的至少一方。图1至图5中说明的栅极沟槽部40以及虚设沟槽部30可以形成于主晶体管部104，而不形成于感测晶体管部108。图1至图5中说明的栅极沟槽部40以及虚设沟槽部30优选形成于主晶体管部104以及感测晶体管部108双方。[0120]与感测晶体管部108邻接而可以形成栅极焊盘103。栅极焊盘103可以作为栅极端子51而起作用。栅极焊盘103的面积可以大于感测晶体管部108的面积。栅极焊盘103、感测晶体管部108都设置于与主晶体管部104相对的位置。[0121]图7是表示比例较涉及的半导体装置200的结构的图。半导体装置200具有晶体管部270以及二极管部280。此外，在半导体装置200的表面侧具有栅极250、发射极252、栅极沟槽部240、虚设沟槽部230、发射极沟槽部260、阱区217、发射极区212、基区214、接触区215、接触孔226、228、249、254以及多晶硅层221、225、248。[0122]图8表示图7中的c-c’截面。半导体装置200在该截面中，具有半导体基板210、发射极252、绝缘部238以及集电极224。发射极252电连接于发射极端子253。[0123]在半导体基板210,形成栅极沟槽部240、虚设沟槽部230、发射极沟槽部260、发射极区212、基区214、蓄积区216、漂移区218、缓冲区220、集电极区222以及阴极区282。栅极沟槽部240具有绝缘膜242以及栅极导电部244。栅极导电部244电连接于栅极端子251。虚设沟槽部23〇具有绝缘膜232以及虚设导电部234。发射极沟槽部260具有绝缘膜262以及发射极导电部264。[0124]绝缘部238在半导体基板10的表面，以分别覆盖栅极沟槽部240、虚设沟槽部230以及发射极沟槽部60的方式设置。但是，绝缘部238使栅极沟槽部240与虚设沟槽部230之间的台面区域中的发射极区212的表面的至少一部分露出。发射极252与该发射极区212的表面接触。[0125]未被绝缘部238覆盖的发射极区212的面积根据绝缘部238的制造偏差而变化。因此，为了使发射极区212的至少一部分露出，必须考虑绝缘部238的制造偏差。特别是，在本例中，由于在台面区域的两侧形成绝缘部238,所以台面区域的宽度受到两侧的绝缘部238的偏差的影响。因此，若将半导体装置200微细化，则难以切实地使发射极区212露出，所以难以将半导体装置200微细化。相对于此，根据半导体装置1〇〇,由于在半导体基板1〇的表面上不设置覆盖栅极沟槽部40以及虚设沟槽部30的绝缘膜，所以即使将半导体装置100微细化，也能够使发射极区12与发射极52接触。[0126]此外，在半导体装置200中，在半导体基板210的表面图案形成绝缘部238。因此，在半导体基板210的表面形成凹凸。相对于此，半导体装置1〇〇由于在半导体基板1〇的表面不设置绝缘部238，所以能够减少半导体基板1〇的表面的凹凸。[0127]图9表示图7中的d-d’截面。半导体装置200在该截面中，具备半导体基板210、发射极252、栅极250、集电极224、多晶硅层221、多晶硅层248以及绝缘部238。[0128]多晶硅层221以及多晶硅层248形成于半导体基板210的表面，将各沟槽内的导电部与发射极252或栅极25〇连接。半导体装置200在半导体基板210的表面选择性地具有多晶硅层221以及多晶硅层248。因此，在半导体基板210的表面会产生凹凸，不容易形成绝缘部238等在半导体基板210的表面的上方形成的层。[0129]相对于此，根据半导体装置100,由于发射极52以及栅极50与各沟槽内的导电部直接接触，所以在半导体基板10的表面也可以不设置多晶硅层。因此，能够减少半导体基板10的表面的凹凸。[0130]图10表示导通电压Von与关断损耗Eoff的关系。关于半导体装置100以及半导体装置200,分别示出使导通电压Von变化时的关断损耗Eoff。如各例所示，导通电压Von与关断损耗Eoff具有折衷的关系。[0131]如上所述，若考虑绝缘部238的制造偏差，则半导体装置200难以微细化。因此，图10中的半导体装置200的台面区域的宽度栅极沟槽部40与虚设沟槽部30的距离为lMi左右。相对于此，半导体装置100由于不具有绝缘部238,所以容易微细化。图10中的半导体装置100的台面区域的宽度为0.3mi左右。因此，半导体装置100能够使导通电阻降低而改善Von-Eoff的关系。[0132]以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本领域技术人员可以知道对上述实施方式可以进行各种变更或改进。根据权利要求书的记载可以知道进行了该各种变更或改进所得的方式也包括在本发明的技术范围内。[0133]应予说明，权利要求书或说明书中的“上”以及“上方”与“下”以及“下方”指相互相反的方向。但是，“上”以及“上方”这些用语不限于与重力方向相反的方向。此外，“下”以及“下方”这些用语不限于重力方向。例如，可以知道在安装于电气设备的半导体装置中，在栅极等配置于半导体基板的地面侧的表面的情况下，该半导体装置也包含于本发明。

权利要求：1.一种半导体装置，其特征在于，具备：半导体基板；栅极沟槽部，其形成于所述半导体基板的表面；虚设沟槽部，其形成于所述半导体基板的表面；以及第一表面侧电极，其形成于所述半导体基板的表面的上方，且包含金属；所述栅极沟槽部具有：栅极沟槽，其形成于所述半导体基板的表面；栅极导电部，其形成于所述栅极沟槽的内部；以及栅极绝缘部，其在所述栅极沟槽的内部形成于所述栅极导电部的上方，且将所述栅极导电部与所述第一表面侧电极绝缘；所述虚设沟槽部具有：虚设沟槽，其形成于所述半导体基板的表面；以及虚设导电部，其形成于所述虚设沟槽的内部，且与所述第一表面侧电极接触。2.根据权利要求1所述的半导体装置，其特征在于，所述栅极沟槽形成至比所述虚设沟槽深的位置。3.根据权利要求2所述的半导体装置，其特征在于，所述栅极沟槽的宽度大于所述虚设沟槽的宽度。4.根据权利要求1〜3的任一项所述的半导体装置，其特征在于，所述虚设导电部的靠所述虚设沟槽的开口侧的端面的至少一部分与所述半导体基板的表面是相同的高度，所述第一表面侧电极与所述虚设导电部的所述端面接触。5.根据权利要求4所述的半导体装置，其特征在于，所述栅极绝缘部的靠所述栅极沟槽的开口侧的端面的至少一部分与所述半导体基板的表面是相同的高度，所述第一表面侧电极与所述栅极绝缘部的所述端面接触。6.根据权利要求1所述的半导体装置，其特征在于，所述栅极导电部与所述虚设导电部由相同的材料形成。7.根据权利要求1所述的半导体装置，其特征在于，所述虚设沟槽部在所述半导体基板的表面沿预定的延伸方向延伸而形成，所述栅极沟槽部具有：对置部，其在与所述虚设沟槽部相对的范围沿所述延伸方向延伸而形成；以及突出部，其从所述对置部进一步延伸而形成于与所述虚设沟槽不相对的范围，所述半导体装置还具备形成于所述突出部的上方的第二表面侧电极，所述突出部的所述栅极导电部与所述第二表面侧电极电连接。8.根据权利要求7所述的半导体装置，其特征在于，在所述突出部的一部分，不设置所述栅极绝缘部，所述栅极导电部与所述第二表面侧电极接触。9.根据权利要求8所述的半导体装置，其特征在于，在所述突出部的所述一部分，所述栅极导电部的靠所述栅极沟槽的开口侧的端面的至少一部分与所述半导体基板的表面是相同的高度，所述第二表面侧电极与所述栅极导电部的所述端面接触。10.根据权利要求8或9所述的半导体装置，其特征在于，所述对置部的所述栅极沟槽形成至比所述突出部的所述一部分的所述栅极沟槽深的位置。11.根据权利要求所述的半导体装置，其特征在于，所述突出部的所述一部分的所述栅极沟槽形成至与所述虚设沟槽相同的深度。12.根据权利要求1所述的半导体装置，其特征在于，所述虚设沟槽部还具有虚设绝缘部，所述虚设绝缘部在所述虚设沟槽的内部形成于所述虚设导电部的上方，所述虚设绝缘部具有贯通孔，所述第一表面侧电极的一部分通过所述虚设绝缘部的所述贯通孔接触于所述虚设导电部。13.根据权利要求12所述的半导体装置，其特征在于，所述第一表面侧电极的通过所述贯通孔的部分包含钨。14.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置具备主晶体管部及感测晶体管部，所述栅极沟槽部及所述虚设沟槽部形成于所述主晶体管部及所述感测晶体管部的至少一方。15.—种半导体装置的制造方法，其特征在于，包括：沟槽形成阶段，在半导体基板的表面形成栅极沟槽及虚设沟槽；导电部形成阶段，形成所述栅极沟槽的内部的栅极导电部及所述虚设沟槽的内部的虚设导电部；绝缘部形成阶段，在所述栅极沟槽的内部，在所述栅极导电部的上方形成栅极绝缘部；以及电极形成阶段，在所述半导体基板的表面的上方，形成与所述虚设导电部接触的、包含金属的第一表面侧电极。16.根据权利要求15所述的半导体装置的制造方法，其特征在于，在所述沟槽形成阶段，形成比所述虚设沟槽深的所述栅极沟槽，在所述导电部形成阶段，以同一工序形成所述栅极导电部及所述虚设导电部。17.根据权利要求15或16所述的半导体装置的制造方法，其特征在于，在所述绝缘部形成阶段，在所述半导体基板的表面形成厚度比所述栅极导电部的端面与所述半导体基板的表面在深度方向上的距离大的绝缘膜，并除去形成于比所述半导体基板的表面靠上方的位置的所述绝缘膜。

百度查询： 富士电机株式会社 半导体装置及半导体装置的制造方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD