申请/专利权人：比亚迪股份有限公司

申请日：2016-08-16

公开（公告）日：2020-10-23

公开（公告）号：CN107768250B

主分类号：H01L21/336(20060101)

分类号：H01L21/336(20060101);H01L21/331(20060101);H01L21/329(20060101);H01L29/861(20060101);H01L29/739(20060101);H01L29/78(20060101);H01L23/367(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.10.23#授权;2018.05.08#实质审查的生效;2018.03.06#公开

摘要：本公开涉及一种制备功率半导体器件的方法和功率半导体器件，该方法包括：在形成了层间介质层的功率半导体器件半成品100的层间介质层上形成正面金属层11；对所述正面金属层11进行蚀刻处理；对蚀刻处理后的正面金属层11进行合金处理；在合金处理后的正面金属层11上形成正面钛镍银层12；以及对所述正面钛镍银层12进行蚀刻处理。本公开提供的方法制备得到正面覆盖有正面钛镍银层的功率半导体器件，封装时功率半导体器件正面能够使用焊接工艺，能够提高功率半导体器件正面的散热能力，进而提高功率半导体器件的整体散热能力。

主权项：1.一种制备功率半导体器件的方法，其特征在于，该方法包括：在形成了层间介质层的功率半导体器件半成品100的层间介质层上形成正面金属层11；对所述正面金属层11进行蚀刻处理；对蚀刻处理后的正面金属层11进行合金处理；在合金处理后的正面金属层11上形成正面钛镍银层12；以及对所述正面钛镍银层12进行蚀刻处理，其中，所述功率半导体器件半成品100的制作步骤包括：在衬底1上形成栅氧化层2；在所述栅氧化层2上形成多晶硅栅3；将所述多晶硅栅3和栅氧化层2进行第一蚀刻处理，以形成第一蚀刻区4，其中，所述第一蚀刻区4贯穿所述多晶硅栅3并且深入至所述栅氧化层2中；在所述衬底1中形成下层离子注入区5、中层离子注入区8和上层离子注入区6，在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7，其中，所述中层离子注入区8和所述上层离子注入区6位于所述下层离子注入区5中，所述中层离子注入区8位于所述上层离子注入区6下方；在所述热氧化层7上形成层间介质层9；形成接触孔10，所述接触孔10由上至下贯穿所述层间介质层9、热氧化层7和上层离子注入区6直至所述中层离子注入区8中；其中，所述正面金属层11填充在所述接触孔10内以及形成于所述层间介质层9上，其中，在所述对所述正面金属层11进行蚀刻处理之后，在所述在合金处理后的正面金属层11上形成正面钛镍银层12之前，所述方法还包括：在蚀刻处理后的正面金属层11之上形成护层，所述正面钛镍银层12覆盖所述护层的边界。

全文数据：制备功率半导体器件的方法和功率半导体器件技术领域[0001]本公开涉及半导体技术领域，具体地，涉及一种制备功率半导体器件的方法和功率半导体器件。背景技术[0002]常规IGBT、FRD、VDMOS等功率器件的正面金属仅为单层铝硅层，设置有正面单层铝硅层的功率器件在封装时，正面采用打线工艺，而正面打线工艺不利于器件正面散热。发明内容[0003]本公开的目的是提供一种制备功率半导体器件的方法和功率半导体器件，该功率半导体器件的整体散热能力好。[0004]为了实现上述目的，本公开提供一种制备功率半导体器件的方法，该方法包括:在形成了层间介质层的功率半导体器件半成品的层间介质层上形成正面金属层;对所述正面金属层进行蚀刻处理;对蚀刻处理后的正面金属层进行合金处理;在合金处理后的正面金属层上形成正面钛镍银层；以及对所述正面钛镍银层进行蚀刻处理。[0005]可选的，在所述对所述正面金属层进行蚀刻处理之后，在所述在合金处理后的正面金属层上形成正面钛镍银层之前，所述方法还包括：在蚀刻处理后的正面金属层之上形成护层，所述正面钛镍银层覆盖所述护层的边界。[0006]可选的，所述方法还包括:在所述对所述正面金属层进行蚀刻处理之后，在所述对蚀刻处理后的正面金属层进行合金处理之前，在蚀刻处理后的正面金属层之上形成氮化硅护层；以及在所述对蚀刻处理后的正面金属层进行合金处理之后，在所述在合金处理后的正面金属层上形成正面钛镍银层之前，在所述氮化硅护层上形成聚酰亚胺薄膜护层。[0007]可选的，所述功率半导体器件半成品的制作步骤包括:在衬底上形成栅氧化层;在所述栅氧化层上形成多晶硅栅;将所述多晶硅栅和栅氧化层进行第一蚀刻处理，以形成第一蚀刻区，其中，所述第一蚀刻区贯穿所述多晶硅栅并且深入至所述栅氧化层中；在所述衬底中形成下层离子注入区、中层离子注入区和上层离子注入区，在所述栅氧化层和所述多晶硅栅上形成热氧化层，其中，所述中层离子注入区和所述上层离子注入区位于所述下层离子注入区中，所述中层离子注入区位于所述上层离子注入区下方;在所述热氧化层上形成层间介质层;形成接触孔，所述接触孔由上至下贯穿所述层间介质层、热氧化层和上层离子注入区直至所述中层离子注入区中；其中，所述正面金属层填充在所述接触孔内以及形成于所述层间介质层上。[0008]可选的，所述在所述衬底中形成下层离子注入区、中层离子注入区和上层离^注入区，在所述栅氧化层和所述多晶硅栅上形成热氧化层的步骤包括:在所述衬底的上部形成第一离子注入区，其中，所述第一离子注入区的导电类型与所述衬底的导电类型相反^并且所述第一离子注入区位于所述第一蚀刻区的下方，所述第一离子注入区为所述下层离子注入区；在所述第一离子注入区中形成第二离子注入区；在所述栅氧化层和所述多晶硅栅上形成热氧化层;在所述第一离子注入区中形成第三离子注入区；其中，所述上层离子注入区为所述第二离子注入区和第三离子注入区中的一个，所述中层离子注入区为所述第二离子注入区和第三离子注入区中的另一个，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述第一离子注入区的导电类型相同。[0009]可选的，所述功率半导体器件半成品的制作步骤还包括:在所述衬底的下方形成铝层;在所述铝层的下方形成背面钛镍银层。[0010]可选的，所述功率半导体器件半成品的制作步骤还包括:在所述衬底的下方形成p区;在所述P区的下方形成招层;在所述招层的下方形成背面钦银银层。[0011]本公开还提供一种功率半导体器件，包括:衬底，栅氧化层，形成在所述衬底上;多晶硅栅，形成在所述栅氧化层上;第一蚀刻区，由上至下贯穿所述多晶硅栅并且深入至所述栅氧化层中；下层离子注入区、上层离子注入区和中层离子注入区，所述下层离子注入区形成在所述衬底中，且所述下层离子注入区的导电类型与所述衬底相反，所述上层离子注入区和中层离子注入区分别形成在所述下层离子注入区中，所述上层离子注入区位于所述中层离子注入区的上方，且所述上层离子注入区的导电类型与所述衬底的导电类型相同，所述中层离子注入区的导电类型与所述下层离子注入区的导电类型相同；热氧化层，覆盖所述多晶硅栅和所述栅氧化层上;层间介质层，形成在所述热氧化层上;接触孔，由上至下贯穿所述层间介质层、热氧化层和上层离子注入区直至所述中层离子注入区；正面金属层，填充所述接触孔内以及形成于所述层间介质层上;正面钛镇银层，形成在所述正面金属层上。[0012]可选的，所述功率半导体器件还包括:护层，位于所述正面金属层之上，所述正面钛镍银层覆盖所述护层的边界。[0013]可选的，所述功率半导体器件还包括:氮化硅护层，位于所述正面金属层之上；聚酰亚胺薄膜护层，位于所述氮化硅护层上;其中，所述正面钛镍银层位于所述聚酰亚胺薄膜护层的上方且覆盖所述聚酰亚胺薄膜护层的边界。[0014]可选的，所述功率半导体器件还包括:铝层，位于所述衬底的下方;背面钛镍银层，位于所述铝层的下方。[0015]可选的，所述功率半导体器件还包括:P区，位于所述衬底的下方;铝层，位于所述P区的下方;背面钛镍银层，位于所述铝层的下方。[0016]本公开提供的方法制备得到正面覆盖有正面钛镍银层的功率半导体器件，封装时功率半导体器件正面能够使用焊接工艺，能够提高功率半导体器件正面的散热能力，进而提高功率半导体器件的整体散热能力。[0017]本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。附图说明[0018]附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：[0019]图1A-图1B是一示例性实施例提供的功率半导体器件的制备流程图；[0020]图2A-图2B是一示例性实施例提供的护层的制备流程图；[0021]图3A-图3G是一示例性实施例提供的功率半导体器件半成品的制备流程图；[0022]图4A-图4D2是一示例性实施例提供的下层离子注入区、中层呙子注入区、上层呙子注入区和热氧化层的制备流程图；[0023]图5A-图5B是一示例性实施例提供的招层和背面钛镇银层的制备流程图；[0024]图^是二示例性实施例提供的P区、招层和背面欽镇银层的制备流程图；[0025]图6是一示例性实施例提供的功率半导体器件的结构不意图；[0026]图7是一示例性实施例提供的功率半导体器件的结构不意图；[0027]图8是一示例性实施例提供的功率半导体器件的结构不意图；[0028]图9是一示例性实施例提供的功率半导体器件的结构示意图。[0029]附图标记说明[0030]1〇〇功率半导体器件半成品[0031]I第一离子注入区II第二离子注入区III第三离子注入区[0032]1衬底2栅氧化层3多晶娃层[0033]4第一蚀刻区5下层离子注入区6上层离子注入区[0034]7热氧化层8中层离子注入区9层间介质层[0035]10接触孔11正面金属层12正面钛镍银层[0036]13氮化娃护层14聚酰亚胺薄膜护层15招层[0037]16背面钛镍银层17P区具体实施方式[0038]以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。[0039]本公开提供一种制备功率半导体器件的方法，该功率半导体器件可以是IGBT、FRD或VDM0S。图1A-图1B是一示例性实施例提供的功率半导体器件的制备流程图，制备方法包括以下步骤。[0040]如图1A所示，在形成了层间介质层的功率半导体器件半成品100的层间介质层上形成正面金属层11，对所述正面金属层11进行蚀刻处理，对蚀刻处理后的正面金属层11进行合金处理，合金处理后的正面金属层11的厚度可以为〇.〇5微米至5微米。[0041]如图1B所示，在合金处理后的正面金属层11上形成正面钛镍银层12;以及对所述正面钛镍银层12进行蚀刻处理。具体步骤可以包括:正面蒸发或溅射钛镍银以及正面钛镍银光刻和蚀刻。正面钛镍银层12包括钛层、镍层和银层，钛层的厚度可以为0.05微米至0•5微米，镍层的厚度可以为0.1微米至2微米，银层的厚度可以为0.1微米至2微米。[0042]本公开一方面在正面金属层11上覆盖正面钛镍银层，封装时功率半导体器件正面能够使用焊接工艺，能够提高功率半导体器件正面的散热能力，进而提高功率半导体器件的整体散热能力，另一方面本公开先形成正面金属层11，然后对正面金属层11进行蚀刻处理和合金处理，以形成终端场板环结构，再进行制备正面钛镍银层12,正面钛镍银层12在功率半导体器件终端无环结构，可以避免正面钛镍银的侧向蚀刻量对终端设计的影响，有效降低终端面积，同时避免正面金属合金步骤对正面钛镍银层12的影响，进而能够有效降低功率半导体器件面积。[0043]又一示例性实施例，在所述对所述正面金属层11进行蚀刻处理之后，在所述在合金处理后的正面金属层11上形成正面钛镍银层12之前，所述方法还包括：在蚀刻处理后的正面金属层11之上形成护层，所述正面钛镍银层12覆盖所述护层的边界。其中，护层首选位于正面金属层11的边界上。图2A-图2B是一示例性实施例提供的护层的制备流程图，具体可以包括以下步骤。[0044]如图2A所示，在所述对所述正面金属层11进行蚀刻处理之后，在所述对蚀刻处理后的正面金属层11进行合金处理之前，在蚀刻处理后的正面金属层11之上形成氮化硅护层13，具体步骤可以包括:先溅射或沉积氮化硅，然后进行光刻和蚀刻。[0045]如图2B所示，在所述对蚀刻处理后的正面金属层11进行合金处理之后，在所述在合金处理后的正面金属层11上形成正面钛镍银层12之前，在所述氮化硅护层13上形成聚酰亚胺薄膜护层14,例如可以采用湿法腐蚀的方法，不用再进行光刻和蚀刻。其中，所述正面钛镍银层12覆盖所述聚酰亚胺薄膜护层14的边界。在设计上钛镍银覆盖聚酰亚胺薄膜护层14边界，不让聚酰亚胺薄膜护层14边界露出，可以避免后续工艺酸液例如钛镍银蚀刻液）对聚酰亚胺薄膜护层14边界的影响，防止聚酰亚胺薄膜护层14翘曲和剥落，聚酰亚胺薄膜护层14的厚度可以为0.1微米至20微米。[0046]现有的IGBT、VDM0S制备过程中，一般包括:P-注入、P+光亥丨j、P+注入、P+去胶、P-P+阱退火、栅氧蚀刻、N+光刻、N+注入、N+去胶、制作层间介质层、接触孔光刻、刻蚀以及溅射正面金属等步骤，其中P+注入和N+注入工艺通常使用光刻选择性注入。这样的制备过程中，P+光刻和N+光刻的对准偏差问题会引起器件参数例如Vth的波动和偏差。特别是在设计余量较低时，参数波动较大，这会提高工艺控制难度和造成较高的光刻返工率，及降低产品良率。[0047]图3A-图3G是一示例性实施例提供的功率半导体器件半成品的制备流程图。所述功率半导体器件半成品100的制作步骤包括以下步骤。[0048]如图3A所示，在衬底1上形成栅氧化层2。[0049]如图3B所示，在所述栅氧化层2上形成多晶硅栅3。衬底1可以为掺杂的硅衬底，掺杂类型不受特别限制，可以为P型掺杂也可以为N型掺杂。栅氧化层2和多晶硅栅3的形成不受特别限制，可以采用本领域己知的任何方法进行。[0050]如图3C所示，将所述多晶硅栅3和栅氧化层2进行第一蚀刻处理，以形成第一蚀刻区4,其中，所述第一蚀刻区4贯穿所述多晶硅栅3并且深入至所述栅氧化层2中。第一蚀刻处理并不受特别限制，本领域技术人员可以根据需要灵活选择，例如包括但不限于湿法蚀刻、干法蚀刻、激光蚀刻等。[0051]如图3D所示，在所述衬底1中形成下层离子注入区5、中层离子注入区8和上层离子注入区6,在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7,热氧化层7的厚度可以为0.05微米至0.2微米，其中，所述中层离子注入区8和所述上层离子注入区6位于所述下层离子注入区5中，所述中层离子注入区8位于所述上层离子注入区6下方。[0052]如图3E所示，在所述热氧化层7上形成层间介质层9,层间介质层9可以完全覆盖热氧化层7的上表面。在形成层间介质层9之后，进行后续步骤之前，可以对层间介质层9进行回流处理，以致密和平坦化层间介质层9。在本发明的而一些实施例中，层间介质层9的回流处理和中层离子注入区8的退火处理可以同时进行，能够简化制备步骤，节省能耗。[0053]如图3F所示，形成接触孔1〇,所述接触孔1〇由上至下贯穿所述层间介质层9、热氧化层7和上层离子注入区6直至所述中层离子注入区8中，可以方便的在接触孔1〇的表面引出分别与上层离子注入区6和中层离子注入区8相连接的引脚，进而方便上层离子注入区6和中层离子注入区8与其它线路连接。接触孔10的底部距离衬底1的上表面的高度可以为0.5微米至1微米。[0054]如图3G所示，所述正面金属层11填充在所述接触孔10内以及形成于所述层间介质层9上。[0055]该示例性实施例的功率半导体器件制备工艺简单、工艺控制难度低，几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，产品良率高。[0056]图4A-图4D2是一示例性实施例提供的下层离子注入区、中层离子注入区、上层离子注入区和热氧化层的制备流程图。所述在所述衬底1中形成下层离子注入区5、中层离子注入区8和上层离子注入区6,在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7的步骤包括以下步骤。[0057]如图4A所示，在所述衬底1的上部形成第一离子注入区I，其中，所述第一离子注入区I的导电类型与所述衬底的导电类型相反，并且所述第一离子注入区I位于所述第一蚀刻区4的下方，所述第一离子注入区I为所述下层离子注入区5。[0058]需要说明的是，在本公开中所采用的描述方式“所述第一离子注入区I的导电类型与所述衬底1的导电类型相反”是指衬底1的导电类型为电子导电时，第一离子注入区I的导电类型为空穴导电，衬底1的导电类型为空穴导电时，第一离子注入区I的导电类型为电子导电，前后文涉及的“导电类型相反”所表达的意思均与此相同，导电类型相同则是指均为空穴导电或电子导电。[0059]形成第一离子注入区I所注入的离子可以根据衬底1的导电类型来选择，具体而言，衬底1的导电类型为空穴导电时，则所注入的离子可以为砷、磷等，以使得第一离子注入区I的导电类型为电子导电，反之，如果衬底1的导电类型为电子导电时，则所注入的离子可以为硼等，以使得第一离子注入区I的导电类型为空穴导电。当然，本领域技术人员可以理解，具体离子并不限于砷、磷或硼，只要能够使得第一离子注入区I的导电类型为空穴导电或电子导电，本领域技术人员可以选择任何离子。[0060]形成第一离子注入区I后，进行后续步骤之前，可以将第一离子注入区I进行退火处理，以激活掺杂离子并修复晶格损伤。[0061]如图4B1和图4B2所示，在所述第一离子注入区I中形成第二离子注入区II。[0062]第二离子注入区II的设置位置可以有两种情况，具体而言，第一种情况可参照图4B2,第二离子注入区II可以位于第一离子注入区I中的顶部或者说上层），第二种情况可参照图4B1，第二离子注入区II可以位于第一离子注入区I的中部或者说中层）。第二离子注入区II的具体位置可以根据功率半导体器件种类结构和所注入的离子的扩散系数来决定，具体来说，在制备过程中优先注入扩散系数小的离子，因此形成第二离子注入区II所注入的离子的扩散系数小于后续形成第三离子注入区III所注入的离子的扩散系数，然后根据具体功率半导体器件种类结构确定第二离子注入区II的具体位置，例如，对于N型沟槽IGBT、VDM0S来说，N型漂移区、P阱、P+区在N+区下方，如果N+注入的离子的扩散系数小于P+注入的离子的扩散系数，则第二离子注入区II位于第一离子注入区I的顶部，如果P+注入的离子的扩散系数小于N+注入的离子的扩散系数，则第二离子注入区II位于第一离子注入区I的中部;对于P型沟槽VDM0S来说，P型漂移区、N阱、N+区在P+区下，如果N+注入的离子的扩散系数小于P+注入的离子的扩散系数，则第二离子注入区II位于第一离子注入区I的中部，如果P+注入的离子的扩散系数小于N+注入的离子的扩散系数，则第二离子注入区II位于第一离子注入区I的顶部。[0063]当第二离子注入区II位于第一离子注入区I的顶部时，第二离子注入区II的导电类型与衬底1的导电类型相同，且第二离子注入区II的掺杂量高于衬底1的掺杂量；当第二离子注入区II位于第一离子注入区I的中部时，第二离子注入区II的导电类型与第一离子注入区I的导电类型相同，且第二离子注入区II的掺杂量高于第一离子注入区I的掺杂量。由此，有利于提高功率半导体器件的使用效果。[0064]形成第二离子注入区II后，进行后续步骤之前，可以将第二离子注入区II进行退火处理，以激活掺杂离子并修复晶格损伤。[0065]如图4C1和图4C2所示，在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7。通过形成热氧化层7,可以在后续形成离子注入区时进行自对准，有效避免现有技术中N+光刻对准和P+光刻对准问题引起的参数波动和偏差，有利于提高器件的参数稳定性，同时减少了P+光刻、P+去胶、N+光刻、N+去胶等工艺步骤，简化了制备工艺，降低了工艺控制难度，热氧化层7的厚度可以为0.05微米至0.2微米。[0066]另外，可以将栅氧化层2上表面暴露的物质氧化，以得到热氧化层7。当然，形成热氧化层7的方式并不限于此，本领域技术人员可以采用任何其他的方法进行替换。需要说明的是，在第一蚀刻处理时未全部蚀刻掉的栅氧化层2与该步骤中形成的氧化层一并作为热氧化层7。[0067]如图4D1和图4D2所示，在所述第一离子注入区I中形成第三离子注入区III;需要说明的是，所述上层离子注入区6为所述第二离子注入区II和第三离子注入区III中的一个，所述中层离子注入区8为所述第二离子注入区II和第三离子注入区III中的另一个，且所述上层离子注入区6的导电类型与所述衬底1的导电类型相同，所述中层离子注入区8的导电类型与所述第一离子注入区I的导电类型相同。[0068]根据前面如图4B1和图4B2所示制备步骤中的描述，根据第二离子注入区设置位置的不同，第三离子注入区III的位置也可以有两种情况，具体而言，参照图4D2,如果第二离子注入区II位于第一离子注入区I的顶部，则第三离子注入区III位于第一离子注入区I的中部、第二离子注入区II的下方;参照图4D1，如果第二离子注入区II位于第一离子注入区I的中部，则第三离子注入区III位于第一离子注入区I的顶部、第二离子注入区II的上方。[0069]当第三离子注入区111位于第一离子注入区I的顶部时，第三离子注入区111的导电类型与衬底丨的导电类型相同，且第三离子注入区III的掺杂量高于衬底的掺杂量；当第三离子注入区III位于第一离子注入区I的中部时，第三离子注入区III的导电类型与第一离子注入区I的导电类型相同，且第三离子注入区III的掺杂量高于第一离子注入区I的掺杂M。由此，有利于提尚功率半导体器件的使用效果。[0070]形成第三离子注入区III之后，进行后续步骤之前，可以将第三离子注入区III进行退火处理，以激活掺杂离子并修复晶格损伤。[0071]图5A-图5B是一示例性实施例提供的铝层和背面钛镍银层的制备流程图。所述功率半导体器件半成品100的制作步骤还包括以下步骤。[0072]如图5A所示，在所述衬底1的下方形成铝层15。[0073]如图5B所示，在所述铝层15的下方形成背面钛镍银层16。[0074]图5C是一示例性实施例提供的P区、铝层和背面钛镍银层的制备流程图。所述功率半导体器件半成品1〇〇的制作步骤还包括以下步骤。[0075]如图5C所示，在所述衬底1下方形成P区17;在所述P区17的下方形成铝层15;在所述铝层15的下方形成背面钛镍银层16。具体步骤可以包括:衬底1进行下部减薄和蚀刻，下部注入棚和退火，形成P区，然后滅射或蒸发错层15和背面钦媒银层16。[0076]该示例性实施例所提供的方法在功率半导体器件正反面均形成钛镍银层，功率半导体器件封装时正反面均能够使用焊接工艺，能够提高功率半导体器件的整体散热能力。[0077]图6是一示例性实施例提供的功率半导体器件的结构示意图。如图6所示，功率半导体器件包括：[0078]衬底1，[0079]栅氧化层2,形成在所述衬底1上；[0080]多晶硅栅3，形成在所述栅氧化层2上；[0081]第一蚀刻区，由上至下贯穿所述多晶硅栅3并且深入至所述栅氧化层2中；[0082]下层离子注入区5、上层离子注入区6和中层离子注入区8,所述下层离子注入区5形成在所述衬底1中，且所述下层离子注入区5的导电类型与所述衬底1相反，所述上层离子注入区6和中层离子注入区8分别形成在所述下层离子注入区5中，所述上层离子注入区6位于所述中层离子注入区8的上方，且所述上层离子注入区6的导电类型与所述衬底1的导电类型相同，所述中层离子注入区8的导电类型与所述下层离子注入区5的导电类型相同；[0083]热氧化层7，覆盖所述多晶硅栅3和所述栅氧化层2上；[0084]层间介质层9,形成在所述热氧化层7上；[0085]接触孔，由上至下贯穿所述层间介质层9、热氧化层7和上层离子注入区6直至所述中层离子注入区8;[0086]正面金属层11，填充所述接触孔内以及形成于所述层间介质层9上；[0087]正面钛镇银层12，形成在所述正面金属层11上。[0088]本公开一方面在正面金属层11的表面覆盖正面钛镍银层，封装时功率半导体器件正面能够使用焊接工艺，能够提高功率半导体器件正面的散热能力，进而提高功率半导体器件的整体散热能力，另一方面，功率半导体器件几乎不存在对准偏差引起的参数波动和偏差，器件参数稳定性高，且制备工艺简单、工艺控制难度低，产品良率高。[0089]图7是一示例性实施例提供的功率半导体器件的结构示意图。所述功率半导体器件还包括：护层，位于所述正面金属层11之上，所述正面钛镍银层12覆盖所述护层的边界。其中，护层首选位于正面金属层11的边界上。[0090]如图7所示，所述护层包括：[0091]氮化硅护层13，位于所述正面金属层11之上；[0092]聚酰亚胺薄膜护层14,位于所述氮化硅护层13上；[0093]其中，所述正面钛镍银层12位于所述聚酰亚胺薄膜护层14的上方且覆盖所述聚酰亚胺薄膜护层14的边界，不让聚酰亚胺薄膜护层14边界露出，可以避免后续工艺酸液例如钛镍银蚀刻液对聚酰亚胺薄膜护层14边界影响，防止聚酰亚胺薄膜护层14翘曲和剥落，聚酰亚胺薄膜护层14的厚度可以为0.1微米至20微米。[0094]图8是一示例性实施例提供的功率半导体器件的结构示意图。如图8所示，所述功率半导体器件还包括：[0095]错层15,位于所述衬底1的下方；[0096]背面钛镍银层I6,位于所述铝层15的下方，该半导体功率器件为不形成p区17的VDM0S〇[0097]图9是一示例性实施例提供的功率半导体器件的结构示意图。如图9所示，所述功率半导体器件还包括：[0098]P区17，位于所述衬底1的下方;铝层15，位于所述P区i7的下方;背面钛镍银层i6，位于所述招层15的下方。该半导体功率器件为形成P区17的IGBT。[00"]以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。[0100]另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。[0101]此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

权利要求：1.一种制备功率半导体器件的方法，其特征在于，该方法包括：在形成了层间介质层的功率半导体器件半成品（100的层间介质层上形成正面金属层11;对所述正面金属层（11进行蚀刻处理；对蚀刻处理后的正面金属层（11进行合金处理；在合金处理后的正面金属层11上形成正面钛镍银层（12;以及对所述正面钛镍银层12进行蚀刻处理。2.根据权利要求1所述的方法，其特征在于，在所述对所述正面金属层（11进行蚀刻处理之后，在所述在合金处理后的正面金属层（11上形成正面钛镍银层（12之前，所述方法还包括：在蚀刻处理后的正面金属层（11之上形成护层，所述正面钛镍银层（12覆盖所述护层的边界。3.根据权利要求1所述的方法，其特征在于，所述方法还包括：在所述对所述正面金属层（11进行蚀刻处理之后，在所述对蚀刻处理后的正面金属层11进行合金处理之前，在蚀刻处理后的正面金属层（11之上形成氮化硅护层（13;以及在所述对蚀刻处理后的正面金属层（11进行合金处理之后，在所述在合金处理后的正面金属层（11上形成正面钛镍银层（12之前，在所述氮化硅护层（13上形成聚酰亚胺薄膜护层14。4.根据权利要求1所述的方法，其特征在于，所述功率半导体器件半成品（1〇〇的制作步骤包括：在衬底1上形成栅氧化层2;在所述栅氧化层2上形成多晶硅栅3;将所述多晶硅栅3和栅氧化层2进行第一蚀刻处理，以形成第一蚀刻区（4，其中，所述第一蚀刻区4贯穿所述多晶硅栅3并且深入至所述栅氧化层2中；在所述衬底（1中形成下层离子注入区（5、中层离子注入区（8和上层离子注入区6，在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7，其中，所述中层离子注入区（8和所述上层离子注入区（6位于所述下层离子注入区（5中，所述中层离子注入区（8位于所述上层离子注入区6下方；在所述热氧化层7上形成层间介质层9;形成接触孔（1〇，所述接触孔（1〇由上至下贯穿所述层间介质层9、热氧化层7和上层离子注入区6直至所述中层离子注入区8中；其中，所述正面金属层（11填充在所述接触孔（1〇内以及形成于所述层间介质层9上。5.根据权利要求4所述的方法，其特征在于，所述在所述衬底（1中形成下层离子注入区（5、中层离子注入区8和上层离子注入区6，在所述栅氧化层2和所述多晶娃栅3上形成热氧化层7的步骤包括：在所述衬底（1的上部形成第一离子注入区（I，其中，所述第一离子注入区（1的导电类型与所述衬底（1的导电类型相反，并且所述第一离子注入区（I位于所述第一蚀刻区4的下方，所述第一离子注入区（I为所述下层离子注入区（5;在所述第一离子注入区（I中形成第二离子注入区（n;在所述栅氧化层2和所述多晶硅栅3上形成热氧化层7;在所述第一离子注入区（I中形成第三离子注入区（III;其中，所述上层离子注入区6为所述第二离子注入区（II和第三离子注入区（III中的一个，所述中层离子注入区（8为所述第二离子注入区（II和第三离子注入区（III中的另一个，且所述上层离子注入区6的导电类型与所述衬底（1的导电类型相同，所述中层离子注入区8的导电类型与所述第一离子注入区（I的导电类型相同。6.根据权利要求4所述的方法，其特征在于，所述功率半导体器件半成品（100的制作步骤还包括：在所述衬底1的下方形成铝层15;在所述铝层15的下方形成背面钛镍银层16。7.根据权利要求4所述的方法，其特征在于，所述功率半导体器件半成品（100的制作步骤还包括：在所述衬底（1的下方形成P区（17;在所述P区（17的下方形成铝层（15;在所述铝层15的下方形成背面钛镍银层16。8.—种功率半导体器件，其特征在于，包括：衬底1，栅氧化层2，形成在所述衬底1上；多晶硅栅3，形成在所述栅氧化层2上；第一蚀刻区，由上至下贯穿所述多晶硅栅3并且深入至所述栅氧化层2中；下层离子注入区（5、上层离子注入区（6和中层离子注入区（8，所述下层离子注入区5形成在所述衬底（1中，且所述下层离子注入区（5的导电类型与所述衬底（1相反，所述上层离子注入区（6和中层离子注入区（8分别形成在所述下层离子注入区（5中，所述上层离子注入区（6位于所述中层离子注入区（8的上方，且所述上层离子注入区（6的导电类型与所述衬底1的导电类型相同，所述中层离子注入区（8的导电类型与所述下层离子注入区5的导电类型相同；热氧化层7，覆盖所述多晶硅栅3和所述栅氧化层2上；层间介质层9，形成在所述热氧化层7上；接触孔，由上至下贯穿所述层间介质层9、热氧化层7和上层离子注入区（6直至所述中层离子注入区8;正面金属层11，填充所述接触孔内以及形成于所述层间介质层9上；正面欽镍银层（12，形成在所述正面金属层（11上。9.根据权利要求8所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：护层，位于所述正面金属层11之上，所述正面钛镍银层12覆盖所述护层的边界。10.根据权利要求9所述的功率半导体器件，其特征在于，所述护层包括：氮化硅护层（13，位于所述正面金属层（11之上；聚酰亚胺薄膜护层（14，位于所述氮化硅护层13上；其中，所述正面钛镍银层12位于所述聚酰亚胺薄膜护层（14的上方且覆盖所述聚酰亚胺薄膜护层（14的边界。、11.根据权利要求8所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：铝层15，位于所述衬底（1的下方；背面钛镍银层（16，位于所述铝层15的下方。12.根据权利要求8所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：P区（17，位于所述衬底1的下方；铝层（15，位于所述P区（17的下方；背面钛镍银层16，位于所述铝层15的下方。

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