申请/专利权人：友达光电股份有限公司

申请日：2018-12-24

公开（公告）日：2020-10-23

公开（公告）号：CN109377946B

主分类号：G09G3/3233(20160101)

分类号：G09G3/3233(20160101);G09G3/3266(20160101)

优先权：["20181005 TW 107135299"]

专利状态码：有效-授权

法律状态：2020.10.23#授权;2019.03.19#实质审查的生效;2019.02.22#公开

摘要：本公开文件提出一种像素结构，包含第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、数据写入电路、重置电路以及发光二极管。第一晶体管可接收第一系统电压与发光信号。第二晶体管耦接第一晶体管、第一与第二电容并输出驱动电流。第三晶体管接收第一扫描信号与第一参考电压。第四晶体管耦接第二晶体管、第二电容与第三晶体管，并接收第二扫描信号。数据写入电路将数据信号输入至第一电容。重置电路将第二参考电压输入至第一与第二电容。发光二极管耦接第二与第四晶体管及第二系统电压，前述驱动电流流经发光二极管。

主权项：1.一种像素结构，包含：一第一电容，具有一第一端以及一第二端；一第二电容，具有一第一端以及一第二端，其中，该第二电容的该第一端耦接该第一电容的该第二端；一第一晶体管，具有一第一端用以接收一第一系统电压、一栅极端用以接收一发光信号、以及一第二端耦接该第一电容的该第一端；一第二晶体管，具有一第一端其耦接该第一晶体管的该第二端与该第一电容的该第一端、一栅极端耦接该第二电容的该第二端、以及一第二端用以输出一驱动电流；一第三晶体管，具有一第一端、一栅极端用以接收一第一扫描信号以及一第二端用以接收一第一参考电压，其中，该第三晶体管的该第一端耦接该第二电容的该第二端以及该第二晶体管的该栅极端；一第四晶体管，具有一第一端其耦接该第二晶体管的该第二端、一栅极端用以接收一第二扫描信号、以及一第二端其耦接该第二电容的该第二端以及该第三晶体管的该第一端；一数据写入电路，用以将一数据信号以及一第二参考电压选择性输入至该第一电容的该第一端；一重置电路，用以将该第二参考电压选择性输入至该第一电容的该第二端以及该第二电容的该第一端；以及一发光二极管，具有一第一端其耦接该第二晶体管的该第二端与该第四晶体管的该第一端、以及一第二端耦接至一第二系统电压，该驱动电流流经该发光二极管。

全文数据：像素结构技术领域本公开文件涉及一种显示装置，且特别涉及一种显示装置的像素结构。背景技术有机发光显示装置的结构中具有许多晶体管，对于该结构的操作方式是通过扫描信号来导通或关闭晶体管，以产生电流以驱动发光二极管，而使发光二极管发亮。然而，基于晶体管本身具有的元件特性会影响有机发光显示装置的显示效果。举例来说，晶体管会随着制程上的些微差异或者使用的时间长短，造成每个晶体管之间临界电压不一致。也就是说，晶体管彼此间临界电压不一致的特性，会使得显示装置的各个像素在显示上发生发光亮度不一致的问题。由于显示装置随着分辨率越高而需要使用更多个像素，而无法逐一对所有晶体管作校正，进而无法有效率地克服显示画面上的各个像素发光亮度不一致，所造成显示品质低落的问题。发明内容根据本公开文件的一实施例公开一种像素结构，此像素结构包含第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、数据写入电路、重置电路以及发光二极管。第一电容其具有第一端以及第二端。第二电容具有第一端以及第二端，其中第二电容的第一端耦接第一电容的第二端。第一晶体管具有第一端用以接收第一系统电压、栅极端用以接收发光信号以及第二端耦接第一电容的第一端。第二晶体管具有第一端其耦接第一晶体管的第二端与第一电容的第一端、栅极端耦接第二电容的第二端以及第二端用以输出驱动电流。第三晶体管具有第一端、栅极端用以接收第一扫描信号以及第二端用以接收第一参考电压，其中第三晶体管的第一端耦接第二电容的第二端以及第二晶体管的栅极端。第四晶体管具有第一端其耦接第二晶体管的第二端、栅极端用以接收第二扫描信号、以及第二端其耦接第二电容的第二端以及第三晶体管的第一端。数据写入电路用以将一数据信号选择性输入至第一电容的第一端。重置电路用以将第二参考电压选择性输入至第一电容的第二端以及第二电容的第一端。以及，发光二极管具有第一端其耦接第二晶体管的第二端与第四晶体管的第一端、以及第二端耦接至第二系统电压，驱动电流流经发光二极管。根据另一实施例，公开一种像素结构，此像素结构包含第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、数据写入电路、重置电路以及发光二极管。第一电容具有第一端以及第二端。第二电容具有第一端以及第二端，其中第二电容的第一端耦接第一电容的第二端。第一晶体管具有第一端用以接收第一系统电压、栅极端用以接收一发光信号以及第二端其耦接至第一电容的第一端。第二晶体管具有第一端其耦接第一晶体管的第二端以及第一电容的第一端、栅极端其耦接第二电容的第二端以及第二端用以输出驱动电流。第三晶体管具有第一端、栅极端用以接收第一扫描信号以及第二端用以接收第一参考电压，其中第三晶体管的第一端耦接至第二电容的第二端以及第二晶体管的栅极端。第四晶体管具有第一端其耦接至第二晶体管的第二端、栅极端用以接收第二扫描信号以及第二端其耦接至第二电容的第二端、第二晶体管的栅极端以及第三晶体管的第一端。数据写入电路用以将数据信号以及第二参考电压选择性输入至第一电容的第二端以及第二电容的第一端。重置电路用以将第二参考电压选择性输入至第一电容的第一端。以及，发光二极管具有第一端其耦接第二晶体管的第二端与第四晶体管的第一端、以及第二端耦接至第二系统电压，驱动电流流经发光二极管。附图说明以下详细描述结合附图阅读时，将有利于较佳地理解本公开文件的态样。应注意，根据说明上实务的需求，附图中各特征并不一定按比例绘制。实际上，出于论述清晰的目的，可能任意增加或减小各特征的尺寸。图1示出根据本公开文件一些实施例中一种像素结构的电路示意图。图2示出像素结构的一操作实施例的信号时序示意图。图3示出在第一时段内时图1的像素结构的操作状态示意图。图4示出在第二时段内时图1的像素结构的操作状态示意图。图5示出在第三时段内时图1的像素结构的操作状态示意图。图6示出在第四时段内时图1的像素结构的操作状态示意图。图7示出根据本公开文件另一些实施例中一种像素结构的电路示意图。图8示出另一些实施例中像素结构的一操作实施例的信号时序示意图。图9示出根据本公开文件另一些实施例中一种像素结构的电路示意图。图10示出根据本公开文件另一些实施例中一种像素结构的电路示意图。其中，附图标记说明如下：100像素电路110数据写入电路120重置电路130发光二极管C1第一电容C2第二电容T1第一晶体管T2第二晶体管T3第三晶体管T4第四晶体管T5第五晶体管T6第六晶体管T7第七晶体管T8第八晶体管S1第一扫描信号S2第二扫描信号S3第三扫描信号S4第四扫描信号EM发光信号P1第一时段P2第二时段P3第三时段P4第四时段VDD第一系统电压VSS第二系统电压Vdata数据信号VREF1第一参考电压VREF2第二参考电压具体实施方式以下公开内容提供许多不同实施例或实例，以便实施本发明的不同特征。下文描述元件及排列的特定实例以简化本发明。当然，所述实例仅为示例性且并不欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征使得第一特征及特征可不处于直接接触的实施例。另外，本发明可在各实例中重复元件符号及或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及或配置之间的关系。请参阅图1，其示出根据本公开文件一些实施例中一种像素结构的电路示意图。如图1所示，像素电路100包含第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、数据写入电路110、重置电路120以及发光二极管130。第一电容C1具有第一端以及第二端。第二电容C2具有第一端以及第二端。其中，第二电容C2的第一端是耦接到第一电容C1的第二端。第一晶体管T1的第一端是用以接收第一系统电压VDD，第一晶体管T1的栅极端用以接收发光信号EM，第一晶体管T1的第二端耦接于第一电容C1的第一端。第二晶体管T2的第一端是耦接于第一晶体管T1的第一端与第一电容C1的第一端，第二晶体管T2的栅极端耦接于第二电容C2的第二端，第二晶体管T2的第二端用以输出驱动电流。第三晶体管T3的第一端是耦接于第二电容C2的第二端以及第二晶体管T2的栅极端，第三晶体管T3的栅极端用以接收第一扫描信号S1，第三晶体管T3的第二端是用以接收第一参考电压VREF1。第四晶体管T4的第一端是耦接于第二晶体管T2的第二端，第四晶体管T4的栅极端用以接收第二扫描信号S2，第四晶体管T4的第二端是耦接于第二电容C2的第二端以及第三晶体管T3的第一端。数据写入电路110耦接于第一电容C1的第一端，用以将数据信号Vdata选择性输入至第一电容C1的第一端。举例来说，数据写入电路110包含第五晶体管T5以及第六晶体管T6。第五晶体管T5的第一端用以接收数据信号Vdata，第五晶体管T5的栅极端用以接收第四扫描信号S4，第五晶体管T5的第二端耦接于第一晶体管T1的第二端、第一电容C1的第一端以及第二晶体管T2的第一端。第六晶体管T6的第一端耦接于第五晶体管T5的第二端以及第一电容C1的第一端，第六晶体管T6的栅极端是用以接收第二扫描信号S2，第六晶体管T6的第二端是用以接收第二参考电压VREF2。重置电路120耦接于第一电容C1的第二端与第二电容C2的第一端，用以将第二参考电压VREF2选择性输入至第一电容C1的第二端与第二电容C2的第一端。举例来说，重置电路120包含第七晶体管T7。第七晶体管T7的第一端是耦接于第一电容C1的第二端以及第二电容C2的第一端，第七晶体管T7的栅极端用以接收第三扫描信号S3，第七晶体管T7的第二端是用以接收第二参考电压VREF2。发光二极管130具有第一端以及第二端。发光二极管130的第一端是耦接于第二晶体管T2的第二端以及第四晶体管T4的第一端，发光二极管130的第二端是耦接于第二系统电压VSS。第二晶体管T2的第二端所输出的驱动电流会流经发光二极管130，而驱动发光二极管130发光。请参阅图2，其示出像素结构的一操作实施例的信号时序示意图。如图1及图2所示，在于第一时段P1内，具有第一电平的第一扫描信号S1提供至第三晶体管T3、具有第一电平的第二扫描信号S2提供至第四晶体管T4与数据写入电路110的第六晶体管T6、具有第一电平的第三扫描信号S3提供至重置电路120、具有第二电平的第四扫描信号S4提供至数据写入电路110的第五晶体管T5、以及具有第二电平的发光信号EM提供至第一晶体管T1。其中，第一电平是异于第二电平，于此实施例中，第一电平代表使能状态的电压电平，第二电平代表关闭状态的电压电平。于图1的实施例中，第一晶体管T1至第七晶体管T7以P型低温多晶是薄膜晶体管low-temperaturepolycrystallinesiliconthin-filmtransistor,LTPSTFT作为举例，相对应地，此例中图2所示的第一电平为低电平且第二电平为高电平，但本发明不以此为限，可依据实际需求而采用N型金属氧化物半导体场效应晶体管，亦可相对应调整第一、第二电平的定义。请参阅图3，其示出在第一时段P1内时，图1的像素结构100的操作状态示意图。于第一时段P1内，通过第三扫描信号S3使能状态的第一电平，驱动重置电路120中的第七晶体管T7导通，进而通过第二参考电压VREF2重置第一电容C1的第二端以及第二电容C2的第一端的电压。通过第一扫描信号S1导通第三晶体管T3、通过第二扫描信号S2导通第四晶体管T4与第六晶体管T6。第四扫描信号S4与发光信号EM为第二电平，此时第一晶体管T1与第五晶体管T5不导通。第六晶体管T6的第二端用以接收第二参考电压VREF2，并通过第六晶体管T6写入并存储第二参考电压VREF2于第一电容C1的第一端。第三晶体管T3的第二端用以接收第一参考电压VREF1，通过第三晶体管T3的导通，第三晶体管T3的第一端与第二电容C2的第二端连通，使得第二电容C2的第二端存储第一参考电压VREF1。如图1所示，第二电容C2的第二端连接第二晶体管T2的栅极端，第二电容C2的第二端的存储电压可持续导通第二晶体管T2。在一些实施例中，第一参考电压VREF1小于第二参考电压VREF2VREF1VREF2，此时，因为第二晶体管T2、第三晶体管T3与第四晶体管T4的导通，第二晶体管T2的第二端与第四晶体管的第一端的电压会接近于第一参考电压VREF1。另一方面，在一些实施例中，由于第一参考电压VREF1小于第二系统电压VSS及发光二极管130的临界电压的总和VREF1VSS+VTH_OLED，因此不会驱动发光二极管130进行发光。于此实施例中，第一时段P1对应到像素结构100的重置时段。请参阅图4，其示出在第二时段P2内时图1的像素结构100的操作状态示意图。为使第二时段P2的操作易于理解，请一并参阅第2、4图。于第二时段P2，第一扫描信号S1从第一电平切换为第二电平，以关闭第三晶体管T3而断开第三晶体管T3与第一参考电压VREF1的耦接。其余的晶体管的状态则与第一时段P1相同。由于第六晶体管T6仍维持导通，因此在第一电容C1的第一端的存储电压仍为第二参考电压VREF2。然而，基于第三晶体管T3关闭，使得第四晶体管T4的第二端的电压与第二电容C2的第二端的电压改变。此时，因为与第四晶体管T4的第一端耦接的第二晶体管T2的第一端的电压为VREF2，使得第二晶体管T2的第二端的电压与第四晶体管T4的第一端的电压会是第二参考电压VREF2与第二晶体管T2的临界电压VTH2绝对值的电压差，即VREF2-|VTH2|。同时，第四晶体管T4的第二端的电压同样也会是VREF2-|VTH2|的电平，也就是说，第二电容C2的第二端的电压会从第一参考电压VREF1改变为上述压差的电平，并使得第二晶体管T2转为关闭状态。于此实施例中，第二时段P2对应到像素结构100的补偿时段。请参阅图5，其示出在第三时段P3内时图1的像素结构100的操作状态示意图。为使第三时段P3的操作易于理解，请一并参阅第2、5图。于第二时段P2后的第三时段P3，第二扫描信号S2从第一电平切换到第二电平，第四扫描信号S4从第二电平切换到第一电平。其余的扫描信号的状态则与第二时段P2相同。在第三时段P3内，第四晶体管T4因切换至第二电平的第二扫描信号S2而关闭，并断开对第二电容C2的第二端的充电。第六晶体管T6也因为第二扫描信号S2而关闭，并不再接收第二参考电压VREF2。同时，第四扫描信号S4从第二电平切换到第一电平，进而导通数据写入电路110的第五晶体管T5。此时，数据写入电路110将数据信号Vdata写入第一电容C1的第一端。同时，因为第四晶体管T4关闭，第二电容C2的第二端的电压则维持在上一个时段的压差VREF2-|VTH2|。于此实施例中，第三时段P3对应到像素结构100的数据写入时段。请一并参阅图6，其示出在第四时段P4内时图1的像素结构100的操作状态示意图。为使第四时段P4的操作易于理解，请一并参阅第2、6图。第三扫描信号S3从第一电平切换到第二电平，第四扫描信号S4从第一电平切换到第二电平。发光信号EM从第二电平切换到第一电平。在第四时段P4内，第一扫描信号S1、第二扫描信号S2、第三扫描信号S3以及第四扫描信号S4均为第二电平，使得第三晶体管T3～第七晶体管T7均为关闭状态。此时段内，仅发光信号EM为第一电平而导通第一晶体管T1，使得第一晶体管T1的第一端接收第一系统电压VDD，并将第一系统电压VDD写入第一电容C1的第一端，使得第一电容C1第一端的电压从数据信号Vdata改变为第一系统电压VDD。因此，第一电容C1耦合一电压变化VDD-Vdata至其第二端与第二电容C2的第一端，据此，第二电容C2的第一端的电压从第二参考电压VREF2改变为VREF2+VDD-Vdata。同时，第二电容C2亦耦合上述电压变化VDD-Vdata至其第二端，据此，第二电容C2的第二端的电压会从电压差VREF2-|VTH2|改变为VREF2-|VTH2|+VDD-Vdata。此时，第二晶体管T2的第一端与栅极端之间的电压差为。第四时段P4中，驱动电流Id的电流大小如以下公式所示：由公式2可知，通过本实施例的像素结构100，发光时段中驱动电流Id的电流大小不受驱动晶体管的元件特性例如临界电压不同而影响，可提供相对应稳定的驱动电流Id。其中，驱动电流Id的大小是正相关于数据信号Vdata与第二参考电压VREF2的电压差值。于此实施例中，第四时段P4对应到像素结构100的发光时段。请参阅图7，其示出根据本公开文件另一些实施例中一种像素结构200的电路示意图。像素结构200与图1的像素结构100的差异为图7的重置电路220包含第七晶体管T7以及第八晶体管T8。图7中与图1的相同元件以相同符号表示，其操作状态如前述，于此不予重述。如图7所示，第七晶体管T7的第一端耦接于第一电容C1的第二端与第二电容C2的第一端，第七晶体管T7的栅极端用以接收第二扫描信号S2，第七晶体管T7的第二端是用以接收第二参考电压VREF2。第八晶体管T8的第一端是耦接于第一电容C1的第二端、第二电容C2的第一端以及第七晶体管T7的第一端，第八晶体管T8的栅极端用以接收第四扫描信号S4，第八晶体管T8的第二端耦接于第七晶体管T7的第二端，并用以接收第二参考电压VREF2。请参阅图8，其示出另一些实施例中像素结构200的一操作实施例的信号时序示意图。相较于图1的像素结构100使用的图2的信号时序，图7的像素结构200使用的图8的信号时序省略了第三扫描信号S3。图1的像素结构100操作的图2的信号时序中，第三参考信号S3在第二时段P2与第三时段P3均为第一电平，第七晶体管T7开启而使第一电容C1的第二端与第二电容C2的第一端的电压为第二参考电压VREF2。另一方面，基于图7的像素结构200的配置方式，于第三时段P3中第八晶体管T8的栅极端会接收第一电平的第四扫描信号S4而导通，而同样可达到使第一电容C1的第二端与第二电容C2的第一端的电压为第二参考电压VREF2的作用。据此，图7的像素结构200的配置方式比前述像素结构100更简化电路的配置，而缩小整体像素结构200的面积。如图7以及图8所示，像素结构200于第一时段P1、第二时段P2、第三时段P3以及第四时段P4的详细的操作状态相类似于图1以及图2中像素结构100于第一时段P1、第二时段P2、第三时段P3以及第四时段P4的操作状态，相同的元件以相同的符号说明及对应的操作说明，于此不予重述。基于上述操作，图7的像素结构200同样可以在发光时段中驱动电流的电流大小不受驱动晶体管的元件特性例如临界电压不同而影响，可提供相对应稳定的驱动电流。请参阅图9，其示出根据本公开文件另一些实施例中一种像素结构300的电路示意图。如图9所示，像素电路300包含第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、数据写入电路310、重置电路320以及发光二极管130。其中，数据写入电路310包含第五晶体管T5与第六晶体管T6，重置电路320包含第七晶体管T7。如图9所示的像素结构300，其相似于图1的像素结构100，相同的元件以相同的符号表示，其操作状态如前述，以下将说明差异的处。像素结构300的数据写入电路310的第五晶体管T5的第一端是耦接于第一电容C1的第二端、第二电容C2的第一端以及第六晶体管T6的第一端，第五晶体管T5的栅极端用以接收第四扫描信号S4，第五晶体管T5的第二端耦接第六晶体管T6的第二端，第五晶体管T5是用以接收数据信号Vdata。第六晶体管T6的第一端是耦接于第一电容C1的第二端与第二电容C2的第一端，第六晶体管T6的栅极端用以接收第二扫描信号S2，第六晶体管T6的第二端用以接收第二参考电压VREF2。重置电路320的第七晶体管T7的第一端用以接收第二参考电压VREF2，第七晶体管T7的栅极端用以接收第三扫描信号S3，第七晶体管T7的第二端是耦接于第一电容C1的第一端。数据写入电路310是用来将数据信号Vdata或将第二参考电压VREF2选择性地输入至第一电容C1的第二端与第二电容C2的第一端。重置电路320是用来将第二参考电压VREF2选择性地输入至第一电容C1的第一端。相较于图1的像素结构100的数据写入电路110耦接于第一电容C1的第一端，图9的像素结构300的数据写入电路310改为耦接于第一电容C1的第二端。以及，相较于图1的像素结构100的重置电路120耦接于第一电容C1的第二端，图9的像素结构300的重置电路320改为耦接于第一电容C1的第一端。像素结构300的操作实施例中是使用如图2所示的信号时序。如图2与图9所示，于第一时段P1内，通过第三扫描信号S3使能状态的第一电平，驱动重置电路320中的第七晶体管T7导通，第七晶体管T7接收第二参考电压VREF2，进而重置第一电容C1的第一端的电压为第二参考电压VREF2。同时，通过第二扫描信号S2导通第六晶体管T6，第六晶体管T6接收第二参考电压VREF2，进而使得第一电容C1的第二端与第二电容C2的第一端的存储电压为第二参考电压VREF2。如图2与图9所示，于第一时段P1后的第二时段P2内，第二扫描信号S2与第三扫描信号S3分别导通第四晶体管T4、数据写入电路310的第六晶体管T6以及重置电路320的第七晶体管T7。第六晶体管T6的第二端接收第二参考电压VREF2，第六晶体管T6与第一电容C1的第二端与第二电容C2的第一端耦接，因此第一电容C1的第二端与第二电容C2的第一端的存储电压维持在第二参考电压VREF2。另一方面，第七晶体管T7的第一端接收第二参考电压VREF2，第七晶体管T7的第二端与第一电容C1的第一端耦接，因此第一电容C1的第一端的存储电压维持在第二参考电压VREF2。其余元件的操作方法则相同或类似于前述图1与图2，相同的元件以相同的符号表示，其操作说明如前述。如图2与图9所示，于第二时段P2后的第三时段P3内，第三扫描信号S3维持在第一电平而持续导通第七晶体管T7。第一电容C1的第一端的存储电压维持在第二参考电压VREF2。第四扫描信号从第二电平切换到第一电平，进而导通第五晶体管T5，第五晶体管T5的第二端用以接收数据信号Vdata，并通过第五晶体管T5的第二端写入并存储数据信号Vdata于第一电容C1的第二端与第二电容C2的第一端。此时，第二电容C2的第二端的电压则从VREF2-|VTH2|改变为Vdata-|VTH2|。其余元件的操作方法则相同于前述图1与图2的说明。如图2与图9所示，于第三时段P3后的第四时段P4内，仅发光信号EM从第二电平切换到第一电平，导通第一晶体管T1，第二晶体管T2因为第二电容C2的第二端的存储电平而导通。其余元件的操作方式则相似于前述图1与图2的说明。此时，第一电容C1的第一端从第二参考电压VREF2改变为第一系统电压VDD。因此，第一电容C1耦合一电压变化VDD-VREF2至其第二端与第二电容C2的第一端，据此，第一电容C1的第二端与第二电容C2的第一端的存储电压从则改变为Vdata+VDD-VREF2。同时，第二电容C2亦耦合上述电压变化VDD-VREF2至其第二端，据此，第二电容C2的第二端的电压会从电压差Vdata-|VTH2|改变为Vdata-|VTH2|+VDD-VREF2。此时，第二晶体管T2的第一端与栅极端之间的电压差为。第四时段P4中，根据前述公式1，可以推导出驱动电流Id的电流大小为：因此，即使图9的像素结构300的第一电容C1的第一端与第二端以及第二电容C2的第一端与第二端在第三时段P3与第四时段P4的第二参考电压VREF2与数据信号Vdata与图1的像素结构100相反，像素结构300仍可使用相同于图1的像素结构100所使用的相同信号时序，同样可达到驱动电流的电流大小不受驱动晶体管的元件特性而影响，可在发光时段提供稳定的驱动电流。其中，驱动电流的大小正相关于第二参考电压VREF2与数据信号Vdata的电压差值。请参阅图10，其示出根据本公开文件另一些实施例中一种像素结构400的电路示意图。像素结构400与图9的像素结构300的差异为，图10的重置电路420包含第七晶体管T7以及第八晶体管T8。图10中与图9的相同元件以相同符号表述，其说明如前述，于此不予重述。如图10所示，第八晶体管T8的第一端耦接于第七晶体管T7的第一端，第八晶体管T8的第一端用以接收第二参考电压VREF2，第八晶体管的栅极端用以接收第四扫描信号S4，第八晶体管的第二端耦接于第七晶体管T7的第二端、第一电容C1的第一端、第一晶体管T1的第二端以及第二晶体管T2的第一端。本公开文件提出的像素结构400是使用如图8所示的信号时序。相较于图9的像素结构300使用的图2的信号时序，图10的像素结构400使用的图8的信号时序省略了第三扫描信号S3。图9的像素结构300操作的图2的信号时序，其中第三参考信号S3在第二时段P2与第三时段P3均为第一电平，第七晶体管T7接收第三参考信号S3而开启，使第一电容C1的第一端的电压为第二参考电压VREF2。另一方面，基于图10的像素结构400的配置方式，于第三时段P3中，第八晶体管T8的栅极端用以接收第一电平的第四扫描信号S4，通过第八晶体管T8接收并存储第二参考电压VREF2于第一电容C1的第一端的电压。换言之，图10的像素结构400使用第四扫描信号S4同样可以在第三时段P3内存储第一电容C1的第一端的电压。据此，图10的像素结构400的配置方式可以比前述像素结构300更简化电路的配置，而缩小整体像素结构400的体积。如图8以及图10所示，像素结构400于第一时段P1、第二时段P2、第三时段P3以及第四时段P4的详细的操作状态相类似于图8及图9中像素结构300于第一时段P1、第二时段P2、第三时段P3以及第四时段P4的操作状态，相同的元件以相同的符号表示，其操作说明如前述，于此不予重述。基于上述操作，图10的像素结构400同样可以发光时段中驱动电流的电流大小不受驱动晶体管的元件特性而影响，可提供相对应稳定的驱动电流。上文概述若干实施例的特征，使得熟习此项技术者可更好地理解本发明的态样。熟习此项技术者应了解，可轻易使用本发明作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及或实现相同优势。熟习此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范围，且可在不脱离本发明的精神及范围的情况下产生本文的各种变化、替代及更改。

权利要求：1.一种像素结构，包含：一第一电容，具有一第一端以及一第二端；一第二电容，具有一第一端以及一第二端，其中，该第二电容的该第一端耦接该第一电容的该第二端；一第一晶体管，具有一第一端用以接收一第一系统电压、一栅极端用以接收一发光信号、以及一第二端耦接该第一电容的该第一端；一第二晶体管，具有一第一端其耦接该第一晶体管的该第二端与该第一电容的该第一端、一栅极端耦接该第二电容的该第二端、以及一第二端用以输出一驱动电流；一第三晶体管，具有一第一端、一栅极端用以接收一第一扫描信号以及一第二端用以接收一第一参考电压，其中，该第三晶体管的该第一端耦接该第二电容的该第二端以及该第二晶体管的该栅极端；一第四晶体管，具有一第一端其耦接该第二晶体管的该第二端、一栅极端用以接收一第二扫描信号、以及一第二端其耦接该第二电容的该第二端以及该第三晶体管的该第一端；一数据写入电路，用以将一数据信号选择性输入至该第一电容的该第一端；一重置电路，用以将第二参考电压选择性输入至该第一电容的该第二端以及该第二电容的该第一端；以及一发光二极管，具有一第一端其耦接该第二晶体管的该第二端与该第四晶体管的该第一端、以及一第二端耦接至一第二系统电压，该驱动电流流经该发光二极管。2.如权利要求1所述的像素结构，其中，该数据写入电路包含：一第五晶体管，具有一第一端用以接收该数据信号、一栅极端用以接收一第四扫描信号以及一第二端耦接该第一晶体管的该第二端、该第一电容的该第一端以及该第二晶体管的该第一端；以及一第六晶体管，具有一第一端耦接该第五晶体管的该第二端以及该第一电容的该第一端、一栅极端用以接收该第二扫描信号以及一第二端用以接收该第二参考电压。3.如权利要求1或2所述的像素结构，其中，该重置电路包含：一第七晶体管，具有一第一端耦接至该第一电容的该第二端以及该第二电容的该第一端、一栅极端用以接收一第三扫描信号以及一第二端用以接收该第二参考电压。4.如权利要求1或2所述的像素结构，其中，该重置电路包含：一第七晶体管，具有一第一端耦接至该第一电容的该第二端以及该第二电容的该第一端、一栅极端用以接收该第二扫描信号以及一第二端用以接收该第二参考电压；以及一第八晶体管，具有一第一端耦接至该第一电容的该第二端以及该第二电容的该第一端、一栅极端用以接收该第四扫描信号以及一第二端用以接收该第二参考电压。5.如权利要求1所述的像素结构，其中，该驱动电流的大小正相关于该数据信号与该第二参考电压的电压差值。6.一种像素结构，包含：一第一电容，具有一第一端以及一第二端；一第二电容，具有一第一端以及一第二端，其中，该第二电容的该第一端耦接该第一电容的该第二端；一第一晶体管，具有一第一端用以接收一第一系统电压、一栅极端用以接收一发光信号以及一第二端其耦接至该第一电容的该第一端；一第二晶体管，具有一第一端其耦接该第一晶体管的该第二端以及该第一电容的该第一端、一栅极端其耦接该第二电容的该第二端以及一第二端用以输出一驱动电流；一第三晶体管，具有一第一端、一栅极端用以接收一第一扫描信号以及一第二端用以接收一第一参考电压，其中，该第三晶体管的该第一端耦接至该第二电容的该第二端以及该第二晶体管的该栅极端；一第四晶体管，具有一第一端其耦接至该第二晶体管的该第二端、一栅极端用以接收一第二扫描信号以及一第二端其耦接至该第二电容的该第二端、该第二晶体管的该栅极端以及该第三晶体管的该第一端；一数据写入电路，用以将一数据信号以及一第二参考电压选择性输入至该第一电容的该第二端以及该第二电容的该第一端；一重置电路，用以将该第二参考电压选择性输入至该第一电容的该第一端；以及一发光二极管，具有一第一端其耦接该第二晶体管的该第二端与该第四晶体管的该第一端、以及一第二端耦接至一第二系统电压，该驱动电流流经该发光二极管。7.如权利要求6所述的像素结构，其中，该数据写入电路包含：一第五晶体管，具有一第一端耦接至该第一电容的该第二端与该第二电容的该第一端、一栅极端用以接收一第四扫描信号、以及一第二端用以接收该数据信号；以及一第六晶体管，具有一第一端耦接至该第一电容的该第二端与该第二电容的该第一端、一栅极端用以接收该第二扫描信号、以及一第二端用以接收该第二参考电压。8.如权利要求6或7所述的像素结构，其中，该重置电路包含：一第七晶体管，具有一第一端用以接收该第二参考电压、一栅极端用以接收一第三扫描信号以及一第二端其耦接该第一晶体管的该第二端、该第一电容的该第一端以及该第二晶体管的该第一端。9.如权利要求6或7所述的像素结构，其中，该重置电路包含：一第七晶体管，具有一第一端用以接收该第二参考电压、一栅极端用以接收该第二扫描信号以及一第二端耦接至该第一晶体管的该第二端、该第一电容的该第一端以及该第二晶体管的该第一端；以及一第八晶体管，具有一第一端用以接收该第二参考电压、一栅极端用以接收该第四扫描信号、以及一第二端耦接至该第一晶体管的该第二端、该第一电容的该第一端以及该第二晶体管的该第一端。10.如权利要求6所述的像素结构，其中，该驱动电流的大小正相关于该第二参考电压与该数据信号的电压差值。

百度查询： 友达光电股份有限公司 像素结构

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD