申请/专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司

申请日：2016-01-13

公开（公告）日：2020-11-03

公开（公告）号：CN106971761B

主分类号：G11C29/56(20060101)

分类号：G11C29/56(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.03#授权;2017.08.15#实质审查的生效;2017.07.21#公开

摘要：本发明提供一种用于测试SRAM周期时间的电路及方法，包括连接SRAM的地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器，可利用各个循环移位寄存器中预先配置的初始值和后续输入的时钟脉冲信号，来直接产生下一个测试用的地址信号、数据信号以及控制信号，无需通过复杂的算法和逻辑计算，电路结构简单，测试速度快，能够大大缩短半导体集成电路的整体测试时间；同时循环移位寄存器的设置避免了现有技术中由于SRAM外围的BIST电路先失效而导致测试失误的问题。

主权项：1.一种用于测试SRAM周期时间的电路，其特征在于，包括信号产生电路，所述信号产生电路包括用于向所述SRAM提供测试所需的地址信号的地址循环移位寄存器、用于向所述SRAM提供测试所需的数据信号的数据循环移位寄存器、以及用于向所述SRAM提供测试所需的控制信号的控制循环移位寄存器，每个循环移位寄存器为串入串出的单向循环移位寄存器,均具有串行输入端、串行输出端、时钟脉冲输入端、设置端以及复位端，且每个循环移位寄存器的串行输出端连接该循环移位寄存器的串行输入端以及所述SRAM上相应的信号输入端；每个循环移位寄存器中具有预先配置的初始值，且在给定一个SRAM的周期时间测试值，并向每个循环移位寄存器的时钟脉冲输入端输入相应的时钟脉冲信号后，每个循环移位寄存器在所述时钟脉冲信号的控制下进行移位输出，所述地址循环移位寄存器的串行输出端依次为所述SRAM提供不同的地址信号，所述数据循环移位寄存器的串行输出端依次为所述SRAM提供不同的数据信号，所述控制循环移位寄存器的串行输出端依次为所述SRAM提供不同的控制信号。

全文数据：用于测试SRAM周期时间的电路及方法技术领域[0001]本发明涉及静态随机存储器测试技术领域，尤其涉及一种用于测试sramM期时间的电路及方法。背景技术[0002]随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器SRAM、动态随机存储器DRAM、可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPR0M和闪存Flash等。其中，SRAM不采用电容器，而是以双稳态触发器为基础进行数据储存的，在不断电的情况下每个存储单元可以稳定的存储数据OSi，因此不需要对电容器进行周期性充电即能保存其存储的数据。只要持续有电源提供，SRAM即可保持其存储状态而不需要任何数据更新的操作。由于无须不断充电即可正常运作，因此SRAM的处理速度较其他存储器更快更稳定，通常作为高速缓冲存储器而应用于计算机等领域。[0003]周期时间CycleTime是衡量SRAM性能的重要时序参数指标，它表征了SRAM的存储速度。目前SRAM的周期时间测试一般依赖于内建自测试BIST电路来完成。请参考图1，BIST电路使用状态机10自动产生用于测试SRAM的测试向量（或称测试模式、测试激励信号），其逻辑计算发生器12和SRAM100之间可设置多个多路复用器用以决定状态机10输出的信号向SRAM100传送时的路径，逻辑计算发生器12根据该测试向量产生用于SRAM测试的下一个地址、数据、控制信号，并通过多路复用器将产生的数据、地址、控制信号等传送至SRAM100，SRAM100连接的外接信号有:输入地址信号A、输入写使能信号WEN、输入片选使能信号CEN、输入时钟信号CLK、输入数据D和输出数据Q。在CLK的上升沿时:若CEN为‘0’，WEN为‘1’时，SRAM执行写操作，将D存入地址A所对应的存储单元中；若CEN为‘0’，WEN为‘0’时，SRAM执行读操作，将地址A所对应的存储单元的数据读出并输出至Q。比较器11将SRAM100的输出数据Q与期望的输入数据D进行比较，从而完成对SRAM的周期时间测试的测试。[0004]现有的BIST电路采用状态机来选择配置测试向量或称测试模式算法时，逻辑结构复杂，速度慢，不能满足对SRAM的周期时间测试的速度快的要求，且容易导致SRAM外围电路的失效，且对于高速、小尺寸的SRAM，可能由于BIST电路等外围电路先失效fail而导致测试不到其真正的周期时间的值。发明内容[0005]本发明的目的在于提供一种用于测试SRAM周期时间的电路及方法，逻辑结构简单，测试速度快。[0006]为解决上述问题，本发明提出一种用于测试SRAM周期时间的电路，主要由多个循环移位寄存器构成，所述多个循环移位寄存器包括用于向所述SRAM提供测试所需的地址信号的地址循环移位寄存器、用于向所述SRAM提供测试所需的数据信号的数据循环移位寄存器、以及用于向所述SRAM提供测试所需的控制信号的控制循环移位寄存器，每个循环移位寄存器为串入串出的单向循环移位寄存器，均具有串行输入端、串行输出端、时钟脉冲输入端、设置端以及复位端，且每个循环移位寄存器的串行输出端连接该循环移位寄存器的串行输入端以及所述SRAM1相应的信号输入端。[0007]进一步的，所述循环移位寄存器由多个触发器互相串接而成，且每个触发器具有一信号输入端、一信号输出端、一时钟脉冲输入端、一设置端及一复位端，所述多个触发器中的第一位触发器的信号输入端为该循环移位寄存器的串行输入端，最后一位触发器的信号输出端为该循环移位寄存器的串行输出端，且所述最后一位触发器的信号输出端分别与所述第一位触发器的信号输入端以及所述SRAM上相应的信号输入端相连接。[0008]进一步的，所述触发器的数量为与所述SRAM中待测试的存储单元的数量相同。[0009]进一步的，所述触发器的数量为4个或者4个以上。[0010]进一步的，所述触发器为RS触发器、JK触发器或D触发器。[0011]进一步的，所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元包括所述SRAM的存储阵列中的第一列的第一个存储单元、第一列的最后一个存储单元、最后一列的第一个存储单元以及最后一列的最后一个存储单元。[0012]进一步的，所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元还包括位于所述SRAM的存储阵列的中心的存储单元。[0013]进一步的，所述周期时间为读周期、写周期、读写周期或访问周期。[0014]进一步的，所述SRAM包括地址信号输入端、写使能信号输入端、片选使能信号输入端、时钟信号输入端、数据输入端和数据输出端，所述地址信号输入端连接所述地址循环移位寄存器的串行输出端，所述数据输入端连接所述数据循环移位寄存器的串行输出端，所述时钟信号输入端与每个循环移位寄存器的时钟脉冲输入端接收相同的时钟脉冲信号，以保持同步。[0015]进一步的，所述控制循环移位寄存器包括两组:一组控制循环移位寄存器的串行输出端连接所述SRAM的写使能信号输入端，并向所述SRAM输入写使能信号，另一组控制循环移位寄存器的串行输出端连接所述仰八^^的片选使能信号输入端，并向所述现雇输入片选使能信号。[0016]进一步的，在所述时钟脉冲信号的上升沿时:若所述片选使能信号为‘〇’、所述写使能信号为‘1’，则所述SRAM执行写操作，并将所述数据循环移位寄存器的串行输出端输出的数据存入与所述地址循环移位寄存器的串行输出端输出的地址信号相对应的所述SRAM的存储单元中；若所述片选使能信号为‘〇’、所述写使能信号为‘〇’，则所述SRAM执行读操作，将所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRA_9存储单元中的数据读出并输出至所述SRAM的数据输出端。_[0017]进一步的，其特征在于，所述电路还包括设置在所述数据循环移位寄存器的串行输出端和SRAM的数据输出端之间的比较器。[0018]本发明还提供一种根据权上述的用于测试SRAM周期时间的电路对所述SRAM进行周期时间测试的方法，包括：[0019]向每个循环移位寄存器的复位端输入复位信号，复位循环移位寄存器中的值；[0020]向每个循环移位寄存器的设置端输入设置信号，同时向每个循环移位寄存器的串行输入端输入相应的输入信号，以配置每个循环移位寄存器的初始值；[0021]给定一个SRAM的周期时间测试值，向每个循环移位寄存器的时钟脉冲输入端输入相应的时钟脉冲信号；[0022]每个循环移位寄存器在所述时钟脉冲信号的控制下进行移位输出，所述地址循环移位寄存器的串行输出端依次为所述3_提供不同的地址信号，所述数据循环移位寄存器的串行输出端依次所述SRAM提供不同的数据信号;所述控制循环移位寄存器的串行输出端依次为所述SRAM提供不同的控制信号；[0023]所述SRAM接收所述地址信号、数据信号以及控制信号，并输出处理结果；[0024]根据所述处理结果获得所述SRAM的周期时间。[0025]进一步的，所述SRAM包括地址信号输入端、写使能信号输入端、片选使能信号输入端、时钟信号输入端、数据输入端和数据输出端，所述地址信号输入端连接所述地址循环移位寄存器的串行输出端，所述数据输入端连接所述数据循环移位寄存器的串行输出端，所述时钟信号输入端与每个循环移位寄存器的时钟脉冲输入端接收相同的时钟脉冲信号，以保持同步;所述控制循环移位寄存器包括两组，一组控制循环移位寄存器的串行输出端连接所述SRAM的写使能信号输入端，并向所述SRAM输入写使能信号，另一组控制循环移位寄存器的串行输出端连接所述SRAM的片选使能信号输入端，并向所述SRAM输入片选使能信号；[0026]所述SRAM接收所述地址信号、数据信号以及控制信号，并输出处理结果的过程包括:在所述时钟脉冲信号的上升沿时:若所述片选使能信号为‘〇’、所述写使能信号为‘1’，则所述SRAM执行写操作，并将所述数据循环移位寄存器的串行输出端输出的数据存入与所述地址循环移位寄存器的串行输出端输出的地址信号相对应的所述SRAM的存储单元中；若所述片选使能信号为‘〇’、所述写使能信号为‘〇’，则所述SRAM执行读操作，将所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元中的数据读出并通过所述SRAM的数据输出端输出。[0027]进一步的，所述电路还包括设置在所述数据循环移位寄存器的串行输出端和SRAM的数据输出端之间的比较器，在所述周期时间测试值内，所述比较器比较所述SRAM的数据输出端输出的数据与所述数据循环移位寄存器的串行输出端输出的数据，以确定所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM中的存储单元是否通过测试。[0028]进一步的，若在所述周期时间测试值内，所述SRAM中的参与测试的任意一个存储单元的任意一次测试未通过，则增大所述周期时间测试值，再次对所述SRAM进行周期时间测试。[0029]进一步的，当所述周期时间测试值内，所述SRAM中参与测试的所有存储单元的所有测试均通过，则所述周期时间测试值为所述SRAM的周期时间。。[0030]与现有技术相比，本发明提供的用于测试SRAM周期时间的电路及方法，只需要为待测试的SRAM设置相应的地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器结构，即可利用各个循环移位寄存器中预先配置的初始值和后续输入的时钟脉冲信号，来直接产生下一个测试用的地址信号、数据信号以及控制信号，无需通过计算，电路逻辑结构简单，测试速度快，大大缩短了半导体集成电路的整体测试时间；同时循环移位寄存器的设置避免了现有技术中由于SRAM外围的BIST电路先失效而导致测试失误的问题。附图说明[0031]图1是现有技术中用于测试SRAM周期时间的BIST电路的结构示意图；[0032]图2是本发明具体实施例的用于测试SRAM周期时间的电路结构示意图；[0033]图3是本发明具体实施例的用于测试SRAM周期时间的方法流程图。具体实施方式[0034]本发明的核心思想在于，通过纯循环寄存器管线移位pipelineshift结构来搭建SRAM测试用的信号产生电路，即设置地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器，采用预先配置在各个循环移位寄存器中的值，来分别给SRAM提供测试用的不同的地址信号、数据信号、控制信号，来实现SRAM周期时间测试时依次对不同存储单元的寻址、数据读取、数据写入等操作，新电路逻辑结构简单，速度快，避免了通过计算产生下一个地址、数据和控制信号的时间和逻辑算法。[0035]为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。[0036]请参考图2,本发实施例提出一种用于测试SRAM周期时间的电路，可设置为只在测试SRAM时启动，主要由多个循环移位寄存器构成，包括用于向所述SRAM20提供测试所需的地址信号的地址循环移位寄存器21、用于向所述SRAM2〇提供测试所需的数据信号的数据循环移位寄存器22,及用于向所述SRAM20提供测试所需的控制信号的控制循环移位寄存器23。地址循环移位寄存器21、数据循环移位寄存器22以及控制循环移位寄存器23均为串入串出的单向循环移位寄存器。其中，每种循环移位寄存器的数量与该类的信号的位宽有关，例如本实施例中，SRAM20包括地址信号输入端A、写使能信号输入端WE、片选使能信号输入端CE、时钟信号输入端CK0、数据输入端D和数据输出端Q，其需要的地址信号、数据信号的位宽均为1，因此地址循环移位寄存器21、数据循环移位寄存器22各为一组，SRAM2〇的地址信号输入端A连接所述地址循环移位寄存器21的串行输出端，SRAM20的数据输入端D连接所述数据循环移位寄存器22的串行输出端，而SRAM20需要的控制信号包括写使能信号WEN和片选使能信号CEN，控制信号位宽为2,写使能信号WEN和片选使能信号CEN的配合才能使得SRAM20执行读操作或写操作，因此控制循环移位寄存器23为两组:一组控制循环移位寄存器231的串行输出端连接所述SRAM20的写使能信号输入端WE，并向所述5_20输入写使能信号WEN，另一组控制循环移位寄存器232的串行输出端连接所述SRAM2〇的片选使能信号输入端CE，并向所述SRAM20输入片选使能信号CEN。此外，SRAM2〇的时钟信号输入端CK0与每个循环移位寄存器的时钟脉冲输入端CK接收相同的时钟脉冲信号CLK，以保持同步，最终实现周期时间的测试。[0037]每个循环移位寄存器可以是循环移位寄存器芯片，也可以是由多个触发器互相串接而成的电路结构。当每个循环移位寄存器是由多个触发器互相串接而成的电路结构时，每个循环移位寄存器中的每个触发器具有一信号输入端D、一信号输出端Q、一时钟脉冲输入端CK、一设置端SET及一复位端RESET，且每个循环移位寄存器的第一位触发器的信号输入端为该循环移位寄存器的串行输入端，最后一位触发器的信号输出端为该循环移位寄存器的串行输出端，所述最后一位触发器的信号输出端分别与所述第一位触发器的信号输入端以及所述SRAM上相应的信号输入端相连接。其中，每个循环移位寄存器的触友器的数里为与所述SRAM中待测试的存储单元的数量相同。[0038]例如，本实施例中地址循环移位寄存器21、数据循环移位寄存器22以及每组控制据循环移位寄存器23均为4位循环移位寄存器，可以从循环移位寄存器芯片74LS164、74LS165、74LS166、74LS595或74LS195中选型。还可以分别由4个D触发器也称为“D类触发器，’）互相串接构成。址循环移位寄存器21、数据循环移位寄存器22以及每组控制循环移位寄存器23其中，地址循环移位寄存器21由四个触发器211、212、213、214依次串联而成，每个触发器具有一信号输入端D、一信号输出端Q、一时钟脉冲输入端CK、一设置端SET及一复位端RESET，触发器211为地址循环移位寄存器21的第一位触发器，触发器214为地址循环移位寄存器21的最后一位触发器，触发器211的信号输入端D为地址循环移位寄存器21的串行输入端，触发器214的信号输出端Q为地址循环移位寄存器21的串行输出端，触发器214的信号输出端Q连接SRAM的地址信号输入端A以及触发器211的信号输入端D，触发器211、212、213、214的时钟脉冲输入端CK均接收一时钟脉冲信号CLK，由此使得四个触发器211、212、213、214中存储的地址在时钟脉冲的控制下依次向右移位，且触发器214的输出作为触发器211移位后的补充输入，实现循环，每次移位可以实现对SRAM中相应的一个新的存储单元的寻址。本实施例中，SRAM20的各个存储单元是按行列矩阵排布的，地址循环移位寄存器21可以提供SRAM20的边界4个顶角处的4个存储单元201、202、203、2〇4的地址，即31^120存储阵列中的第一列的第一个存储单元201、第一列的最后一个存储单元2〇2、最后一列的第一个存储单元203以及最后一列的最后一个存储单元204。在本发明的其他实施例中，地址循环移位寄存器21的触发器数量还可以大于4个，以配置SRAM20中4个以上的存储单元的地址，例如除了SRAM20边界顶角处的4个存储单元201、202、203、204的地址以外，还包括SRAM20的存储阵列的中心位置的存储单元的地址。[0039]本实施例中，数据循环移位寄存器22由四个触发器221、222、223、224依次串联而成，每个触发器具有一信号输入端D、一信号输出端Q、一时钟脉冲输入端CK、一设置端SET及一复位端RESET，触发器221为数据循环移位寄存器22的第一位触发器，触发器224为数据循环移位寄存器22的最后一位触发器，触发器221的信号输入端D为数据循环移位寄存器22的串行输入端，触发器224的信号输出端Q为数据循环移位寄存器22的串行输出端，触发器224的信号输出端Q连接SRAM20的数据信号输入端D以及触发器221的信号输入端D，触发器221、222、223、224的时钟脉冲输入端CK也均接收时钟脉冲信号CLK，由此使得四个触发器221、222、223、224中存储的数据在时钟脉冲的控制下依次向右移位，且触发器224的输出作为触发器221移位后的补充输入，实现循环，每次移位可以实现为SRAM20中相应的存储单元进行写入新的数据。[0040]本实施例中，控制循环移位寄存器23由循环移位寄存器231、232组成，循环移位寄存器231的四个触发器2311、2312、2313、2314依次串联而成，每个触发器具有一信号输入端D、一信号输出端Q、一时钟脉冲输入端CK、一设置端SET及一复位端RESET，触发器2311为循环移位寄存器231的第一位触发器，触发器2314为循环移位寄存器231的最后一位触发器，触发器2311的信号输入端D为循环移位寄存器231的串行输入端，触发器2314的信号输出端Q为控制循环移位寄存器231的串行输出端，触发器2314的信号输出端Q连接SRAM的写信号使能端WE以及触发器2311的信号输入端D，触发器2311、2312、2313、2314的时钟脉冲输入端CK也均接收时钟脉冲信号CLK，由此使得四个触发器2311、2312、2313、2314中存储的数据在时钟脉冲的控制下依次向右移位，且触发器2314的输出作为触发器2311移位后的补充输入，实现循环;循环移位寄存器232的四个触发器2321、2322、2323、2324依次串联而成，每个触发器具有一信号输入端D、一信号输出端Q、一时钟脉冲输入端CK、一设置端SET及一复位端RESET，触发器2321为循环移位寄存器232的第一位触发器，触发器2324为循环移位寄存器232的最后一位触发器，触发器2321的信号输入端D为循环移位寄存器232的串行输入端，触发器2324的信号输出端Q为控制循环移位寄存器232的串行输出端，触发器2324的信号输出端Q连接SRAM的片选信号使能端CE以及触发器2321的信号输入端D，触发器2321、2322、2323、2324的时钟脉冲输入端CK也均接收时钟脉冲信号CLK，由此使得四个触发器2321、2322、2323、2324中存储的数据在时钟脉冲的控制下依次向右移位，且触发器2324的输出作为触发器2321移位后的补充输入，实现循环;循环移位寄存器2：31、232的每次移位可以实现为SRAM20中相应的存储单元提供用于读出写入切换的控制信号，即在所述时钟脉冲信号CLK的上升沿时:若所述片选使能信号CEN为‘0’、所述写使能信号WEN为‘1’，则所述SRAM20执行写操作，并将所述数据循环移位寄存器22的串行输出端输出的数据Di存入与所述地址循环移位寄存器21的串行输出端输出的地址信号Ai相对应的所述SRAM20的存储单元中；若所述片选使能信号CEN为‘0’、所述写使能信号WEN为‘0’，则所述SRAM20执行读操作，将所述地址循环移位寄存器21的串行输出端输出的地址信号Ai所对应的所述SRAM20的存储单元中的数据读出并输出至所述SRAM的数据输出端Q。由此可见，根据时钟脉冲信号的设置以及控制信号的设置，本发明的技术方案可以用于测试SRAM的读周期、写周期、读写周期或称存取周期）、访问周期等等。[0041]需要说明的是，由于不同规格的SRAM的地址位宽、数据位宽等等可能有所不同，因此地址循环移位寄存器21和数据循环移位寄存器22的组数也需要相应的变化，不仅限于一组，可以是多组，例如两组地址循环移位寄存器或者4组地址循环移位寄存器。此外，形成各个循环移位寄存器的触发器也不仅仅限于D触发器，也可以是RS触发器或JK触发器。[0042]进一步的，所述电路还包括设置在数据循环移位寄存器22的串行输出端和SRAM20的数据输出端Q之间的比较器24,用于比较所述SRAM2〇的数据输出端Q输出的数据与所述数据循环移位寄存器22的串行输出端输出的数据Di，以确定所述地址循环移位寄存器21的串行输出端输出的地址信号^所对应的所述SRAM20中的存储单元是否通过测试。[0043]由上可知，将图2所示的电路与连接SRAM的各个相应的测试信号输入端子正确连接，将图2所示的电路与其信号提供装置正确连接后，即可对SRAM进行周期时间测试，其中，上述的地址循环移位寄存器21、数据循环移位寄存器22以及控制循环移位寄存器23分别用于为SRAM输入相应的地址信号、数据信号、读出写入切换控制信号，为地址循环移位寄存器21、数据循环移位寄存器22以及控制循环移位寄存器23提供时钟脉冲信号的时钟装置同样也为SRAM提供时钟信号。具体地请参考图3及以下描述内容。[0044]请参考图3，本实施例提供一种根据图2所示的电路对所述SRAM进行周期时间测试的方法，包括：[0045]S1，向每个循环移位寄存器的复位端输入复位信号，复位循环移位寄存器中的值；[0046]S2,向每个循环移位寄存器的设置端输入设置信号，同时向每个循环移位寄存器的串行输入端输入相应的输入信号，以配置每个循环移位寄存器的初始值；[0047]S3，给定一个SRAM的周期时间测试值，向每个循环移位寄存器的时钟脉冲输入端输入相应的时钟脉冲信号；[0048]S4,每个循环移位寄存器在所述时钟脉冲信号的控制下进行移位输出，地址循环移位寄存器的串行输出端依次为所述SRAM提供不同的地址信号，数据循环移位寄存器的串行输出端依次所述SRAM提供不同的数据信号;所述控制循环移位寄存器的串行输出端依次为所述SRAM提供不同的控制信号；[0049]S5，所述S_接收所述地址信号、数据信号以及控制信号，并输出处理结果；[0050]S6,根据所述处理结果获得所述SRAM的周期时间。[0051]请结合图2,在步骤S1中，可以给触发器211、212、213、214、221、222、223、224、2311、2312、2313、2314、2321、2322、2323、2324的复位端RESET输入复位信号，进行清零操作，从而将各个触发器的状态复位。[0052]请结合图2,在步骤S2中，可以根据要测试的SRAM的存储单元的地址，来给触发器211、212、213、214、221、222、223、224、2311、2312、2313、2314、2321、2322、2323、2324的设置端SET输入设置信号，进行初始值配置，例如从而将触发器211、212、213、214中某个或者某几个触发器存储的地址由〇置1，由此可以使得后续测试中，通过触发器211、212、213、214在时钟脉冲的作用下顺序移位，来直接产生下一个测试地址，即新地址。[0053]在步骤S3中，给定一个SRAM的周期时间测试值，同时给触发器211、212、213、214、221、222、223、224、2311、2312、2313、2314、2321、2322、2323、2324的时钟脉冲输入端0输入时间脉冲信号CLK。由此，在步骤S4中，在所述周期时间测试值内，时钟脉冲信号的脉冲作用会使得各个循环移位寄存器进行多次移位操作，每次移位会产生下一组地址信号、数据信号以及写使能控制信号和片选使能控制信号，即地址循环移位寄存器21、数据循环移位寄存器22以及控制循环移位寄存器23分别为SRAM依次提供多个的地址信号、数据信号、读出写入切换控制信号，用于对SRAM中相应的存储单元进行测试。[0054]在步骤S5中，SRAM接收由地址循环移位寄存器21、数据循环移位寄存器22以及控制循环移位寄存器23每次输入的相应的地址信号、数据信号、控制信号，在SRAM相应地址的存储单元中进行数据写入或读取。[0055]在步骤S6中，SRAM每次处理的结果输出至比较器24,比较器24将每次测试时数据循环移位寄存器22输出的数据与SRAM20输出的数据进行比较，即在所述时钟脉冲信号的上升沿时:若所述片选使能信号为‘〇’、所述写使能信号为‘1’，则所述SRAM20执行写操作，并将所述数据循环移位寄存器22的串行输出端输出的数据存入与所述地址循环移位寄存器21的串行输出端输出的地址信号相对应的所述SRAM20的存储单元中；若所述片选使能信号为‘〇’、所述写使能信号为‘〇’，则所述SRAM20执行读操作，将所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM20的存储单元中的数据读出并通过所述SRAM20的数据输出端输出，所述比较器24比较所述SRAM20的数据输出端Q输出的数据与所述数据循环移位寄存器22的串行输出端输出的数据，以确定所述地址循环移位寄存器21的串行输出端输出的地址信号所对应的所述SRAM20中的存储单元是否通过测试。若在所述周期时间测试值内，SRAM中的参与测试的任意一个存储单元的任意一次测试未通过，则增大所述周期时间测试值，再次按照步骤S1至步骤S6对所述SRAM20进行周期时间测试。当所述周期时间测试值内，SRAM20中参与测试的所有存储单元的所有测试均通过，则所述周期时间测试值为所述SRAM20的周期时间（cycletime。[0056]综上所述，本发明提供的用于测试SRAM周期时间的电路及方法，只需要为待测试的SRAM设置相应的地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器结构，即可利用各个循环移位寄存器中预先配置的初始值和后续输入的时钟脉冲信号，来直接产生下一个测试用的地址信号、数据信号以及控制信号，无需通过复杂的算法和逻辑计算，电路结构简单，测试速度快，能够大大缩短半导体集成电路的整体测试时间；同时循环移位寄存器的设置避免了现有技术中由于SRAM外围的BIST电路先失效而导致测试失误的问题。[0057]显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

权利要求：i.一种用于测试SRAM周期时间的电路，其特征在于，主要由多个循环移位寄存器构成，所述多个循环移位寄存器包括用于向所述SRAM提供测试所需的地址信号的地址循环移位寄存器、用于向所述SRAM提供测试所需的数据信号的数据循环移位寄存器、以及用于向所述SRAM提供测试所需的控制信号的控制循环移位寄存器，每个循环移位寄存器为串入串出的单向循环移位寄存器，均具有串行输入端、串行输出端、时钟脉冲输入端、设置端以及复位端，且每个循环移位寄存器的串行输出端连接该循环移位寄存器的串行输入端以及所述SRAM上相应的信号输入端。2.如权利要求1所述的电路，其特征在于，所述循环移位寄存器由多个触发器互相串接而成，且每个触发器具有一信号输入端、一信号输出端、一时钟脉冲输入端、一设置端及一复位端，所述多个触发器中的第一位触发器的信号输入端为该循环移位寄存器的串行输入端，最后一位触发器的信号输出端为该循环移位寄存器的串行输出端，且所述最后一位触发器的信号输出端分别与所述第一位触发器的信号输入端以及所述SRAM±相应的信号输入端相连接。3.如权利要求2所述的电路，其特征在于，所述触发器的数量为与所述SRAM中待测试的存储单元的数量相同。4.如权利要求3所述的电路，其特征在于，所述触发器的数量为4个或者4个以上。5.如权利要求3所述的电路，其特征在于，所述触发器为RS触发器、JK触发器或D触发器。6.如权利要求3所述的电路，其特征在于，所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元包括所述SRAM的存储阵列中的第一列的第一个存储单元、第一列的最后一个存储单元、最后一列的第一个存储单元以及最后一列的最后一个存储单元。7.如权利要求6所述的电路，其特征在于，所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元还包括位于所述SRAM的存储阵列的中心的存储单元。8.如权利要求1所述的电路，其特征在于，所述周期时间为读周期、写周期、读写周期或访问周期。9.如权利要求1所述的电路，其特征在于，所述SRAM包括地址信号输入端、写使能信号输入端、片选使能信号输入端、时钟信号输入端、数据输入端和数据输出端，所述地址信号输入端连接所述地址循环移位寄存器的串行输出端，所述数据输入端连接所述数据循环移位寄存器的串行输出端，所述时钟信号输入端与每个循环移位寄存器的时钟脉冲输入端接收相同的时钟脉冲信号，以保持同步。10.如权利要求9所述的电路，其特征在于，所述控制循环移位寄存器包括两组:一组控制循环移位寄存器的串行输出端连接所述SRAM的写使能信号输入端，并向所述SRAM输入写使能信号，另一组控制循环移位寄存器的串行输出端连接所述SRAM的片选使能信号输入端，并向所述SRAM输入片选使能信号。11.如权利要求10所述的电路，其特征在于，在所述时钟脉冲信号的上升沿时：若所述片选使能信号为‘〇’、所述写使能信号为‘1’，则所述SRAM执行写操作，并将所述数据循环移位寄存器的串行输出端输出的数据存入与所述地址循环移位寄存器的串行输出端输出的地址信号相对应的所述SRAM的存储单元中；若所述片选使能信号为‘0’、所述写使能信号为‘〇’，则所述SRAM执行读操作，将所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元中的数据读出并输出至所述SRAM的数据输出端。12.如权利要求9所述的电路，其特征在于，所述电路还包括设置在所述数据循环移位寄存器的串行输出端和SRAM的数据输出端之间的比较器。13.—种根据权利要求1至12中任一项所述的用于测试SRAM周期时间的电路对所述SRAM进行周期时间测试的方法，包括：向每个循环移位寄存器的复位端输入复位信号，复位循环移位寄存器中的值；向每个循环移位寄存器的设置端输入设置信号，同时向每个循环移位寄存器的串行输入端输入相应的输入信号，以配置每个循环移位寄存器的初始值；给定一个SRAM的周期时间测试值，向每个循环移位寄存器的时钟脉冲输入端输入相应的时钟脉冲信号；每个循环移位寄存器在所述时钟脉冲信号的控制下进行移位输出，所述地址循环移位寄存器的串行输出端依次为所述SRAM提供不同的地址信号，所述数据循环移位寄存器的串行输出端依次所述SRAM提供不同的数据信号;所述控制循环移位寄存器的串行输出端依次为所述SRAM提供不同的控制信号；所述SRAM接收所述地址信号、数据信号以及控制信号，并输出处理结果；根据所述处理结果获得所述SRAM的周期时间。14.如权利要求13所述的方法，其特征在于，所述SRAM包括地址信号输入端、写使能信号输入端、片选使能信号输入端、时钟信号输入端、数据输入端和数据输出端，所述地址信号输入端连接所述地址循环移位寄存器的串行输出端，所述数据输入端连接所述数据循环移位寄存器的串行输出端，所述时钟信号输入端与每个循环移位寄存器的时钟脉冲输入端接收相同的时钟脉冲信号，以保持同步;所述控制循环移位寄存器包括两组:一组控制循环移位寄存器的串行输出端连接所述SRAM的写使能信号输入端，并向所述SRAM输入写使能信号，另一组控制循环移位寄存器的串行输出端连接所述SRAM的片选使能信号输入端，并向所述SRAM输入片选使能信号；所述SRAM接收所述地址信号、数据信号以及控制信号，并输出处理结果的过程包括:在所述时钟脉冲信号的上升沿时:若所述片选使能信号为‘〇’、所述写使能信号为‘1’，则所述SRAM执行写操作，并将所述数据循环移位寄存器的串行输出端输出的数据存入与所述地址循环移位寄存器的串行输出端输出的地址信号相对应的所述SRAM的存储单元中；若所述片选使能信号为‘〇’、所述写使能信号为‘〇’，则所述SRAM执行读操作，将所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM的存储单元中的数据读出并通过所述SRAM的数据输出端输出。15.如权利要求14所述的方法，其特征在于，所述电路还包括设置在所述数据循环移位寄存器的串行输出端和SRAM的数据输出端之间的比较器，在所述周期时间测试值内，所述比较器比较所述SRAM的数据输出端输出的数据与所述数据循环移位寄存器的串行输出端输出的数据，以确定所述地址循环移位寄存器的串行输出端输出的地址信号所对应的所述SRAM中的存储单元是否通过测试。16.如权利要求13或15所述的方法，其特征在于，若在所述周期时间测试值内，所述SRAM中的参与测试的任意一个存储单元的任意一次测试未通过，则增大所述周期时间测试值，再次对所述SRAM进行周期时间测试。17.如权利要求13或15所述的方法，其特征在于，当所述周期时间测试值内，所述SRAM中参与测试的所有存储单元的所有测试均通过，则所述周期时间测试值为所述SRAM的周期时间。

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