申请/专利权人：北京大学

申请日：2018-09-10

公开（公告）日：2020-11-03

公开（公告）号：CN109309128B

主分类号：H01L29/786(20060101)

分类号：H01L29/786(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.03#授权;2019.03.05#实质审查的生效;2019.02.05#公开

摘要：本发明实施例提供一种基于FDSOI的gg‑NMOS器件，包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。

主权项：1.一种基于FDSOI的gg-NMOS器件，其特征在于，包括：沟道区、P型衬底、埋氧区及N阱注入区；所述埋氧区形成于所述P型衬底的上部，所述沟道区形成于所述埋氧区的上部；所述N阱注入区形成于所述P型衬底的上部且所述N阱注入区与所述埋氧区连接，所述N阱注入区与所述沟道区的耦合面积大于零；还包括：漏区；所述漏区形成于所述埋氧区的上部，所述漏区与静电输入端连接。

全文数据：一种基于FDSOI的gg-NMOS器件技术领域本发明实施例涉及静电保护领域，更具体地，涉及一种基于FDSOI的gg-NMOS器件。背景技术集成电路的静电放电ElectrostaticDischarge，ESD现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时耗时100～200纳秒，上升时间仅约0.1～10纳秒、高峰值几安培的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。针对静电防护问题，通常会采用gg-NMOS器件。gg-NMOS栅极接地的NMOS，Gate-GroundedNMOS是ESD电路的基本组成元素。对于先进的FDSOI工艺来说，现有技术中在静电输入端VESD发生ESD冲击时，是基于雪崩击穿开启，因此有着相对较高的触发电压，并不能满足FDSOI工艺下内部核心电路的ESD设计窗口，不能提供有效的ESD保护。发明内容为了解决上述问题，本发明实施例提供一种克服上述问题或者至少部分地解决上述问题的基于FDSOI的gg-NMOS器件。本发明实施例提供一种基于FDSOI的gg-NMOS器件，该器件包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例提供的基于FDSOI的gg-NMOS器件，通过在P型衬底上形成N阱注入区，因此，N阱注入区会与P型衬底在gg-NMOS器件下方形成PN结；由于P型衬底接触地面，因此电位置零，PN结接触处形成内建电势差；由于N阱注入区具有较高的电位，且N阱注入区的上部与埋氧区连接，因此，N阱注入区会通过埋氧区在沟道区处耦合电子，从而与现有技术中仅通过漏区在沟道底部耦合电子相比，能够耦合更多的电子，从而加强雪崩击穿效果，使得触发电压降低，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。应当理解的是，以上的一般描述和后文的细节描述是示例性和解释性的，并不能限制本发明实施例。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。图1为现有技术提供的基于FDSOI的gg-NMOS器件的结构示意图；图2为本发明实施例提供的基于FDSOI的gg-NMOS器件的结构示意图；图3为本发明实施例提供的基于FDSOI的gg-NMOS器件的TLP测试结果示意图。图中，100：P型衬底；101：衬底引出区；102：埋氧区；103：源区；104：漏区；105：沟道区；106：栅区；107：金属区；108：金属区；109：金属区；200：P型衬底；201：衬底引出区；202：埋氧区；203：源区；204：漏区；205：沟道区；206：栅区；207：第一金属区；208：第二金属区；209：第三金属区；210：N阱注入区。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。参见图1，现有技术中基于FDSOI的gg-NMOS器件包括：漏区104、源区103、栅区106、埋氧区102和金属区107、108、109。漏区104和源区103等均设置于埋氧区102上，埋氧区102、衬底引出区101以及金属区107、108、109均设置在P型衬底100之上。基于上述结构，现有技术中的基于FDSOI的gg-NMOS器件的工作原理为：当ESD冲击到来时，gg-NMOS器件处于关闭状态不泄放电流，从而在漏区104会形成相对高压。当电压达到沟道区105与漏区104形成的反向PN结的雪崩击穿电压时，大量的非平衡载流子会形成于漏区104，并在漏区104等效高电场的作用下向源区103运动，并在沟道区105底部逐渐积累较高电势。当电压高于沟道区105与源区形成的PN开启电压时，gg-NMOS内部寄生的npnBJT就会开启，从而传导ESD电流到地。因此，由于现有技术中基于FDSOI工艺的gg-NMOS在ESD事件下是基于雪崩击穿开启的，因此，有着相对较高的触发电压，并不能满足FDSOI工艺下内部核心电路的ESD设计窗口，不能提供有效的ESD保护。基于此，本发明实施例提供一种基于FDSOI的gg-NMOS器件，参见图2，该器件包括：沟道区205、P型衬底200、埋氧区202及N阱注入区201；埋氧区202形成于P型衬底200的上部，沟道区205形成于埋氧区202的上部；N阱注入区201形成于P型衬底200的上部且N阱注入区210与埋氧区202连接，N阱注入区210与沟道区205的耦合面积大于零。其中，参见图2，N阱注入区210即为N-Well，是在P型衬底200上扩散N型区；埋氧区202即为BOX层。N阱注入区210可形成于P型衬底200的上部，从而N阱注入区210的上端与埋氧区202的下端连接。N阱注入区210与沟道区205应当耦合，即N阱注入区210的左边的边界应当位于沟道区205的下部，换言之，N阱注入区210不能仅仅只在漏区204的下部。耦合面积即为N阱注入区210与沟道区205相对的面积，那么，N阱注入区210的左边的边界越靠近左边，N阱注入区210与沟道区205相对的面积也就越大，即N阱注入区210与沟道区205的耦合面积越大。基于本发明实施例提供的基于FDSOI的gg-NMOS器件，其工作原理如下：在ESD事件到来时，由于在P型衬底200上引入了N阱注入区210，因此，N阱注入区210会与P型衬底200在gg-NMOS器件下方形成PN结；由于P型衬底200接触地面，因此电位置零，PN结接触处形成内建电势差；由于N阱注入区210具有较高的电位，且N阱注入区210的上部与埋氧区202连接，因此，N阱注入区210会通过埋氧区202在沟道区205处耦合电子，从而与现有技术中仅通过漏区204在沟道底部耦合电子相比，能够耦合更多的电子，从而加强雪崩击穿效果，使得触发电压降低。另外，还可以对N阱注入区210左侧边界的位置进行调节，从而对N阱注入区210与沟道区205的耦合面积进行调节。参见图2，N阱注入区210左侧边界的位置从右向左依次变动，并分别标有1、2和3，即按照1、2和3的顺序，耦合面积逐渐增大，并可分别记录为器件1、2和3。可采用器件1、2、3以及现有技术中的基于FDSOI的gg-NMOS器件进行ESD性能比较测试，并可统一上述4个器件的栅长，例如栅长均设置为35nm，测试结果如图3所示。参见图3，横坐标为传输线脉冲电压TransmissionLinePulse，TLP，纵坐标为传输线脉冲电流。黑色的方块为采用现有技术的基于FDSOI的gg-NMOS器件的ESD性能，空心的黑色三角形及圆形为采用器件1、2、3的ESD性能。从图3中可以看出，本发明实施例提供的基于FDSOI的gg-NMOS器件与现有技术相比具有更低的触发电压，并且，随着耦合面积的增大，触发电压越小。因此，可以通过改变N阱注入区210的左侧边界的位置来实现对触发电压的调节，从而满足ESD设计窗口的要求，应用于不同的ESD保护环境。本发明实施例提供的基于FDSOI的gg-NMOS器件，通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，还包括：漏区204；漏区204形成于埋氧区202的上部，漏区204与静电输入端连接。其中，参见图2，静电输入端即为VESD。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，还包括：源区203及栅区206；源区203形成于埋氧区202的上部，且源区203与漏区204位于沟道区205的两侧，栅区206形成于沟道区205的上部。具体地，沟道区205即为本征区，即为图2中的P--。源区203和漏区204之间的间隔中形成沟道区205，沟道区205的上部形成栅区206。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，还包括：第一金属区207；第一金属区207形成于漏区204的上部，漏区204通过第一金属区207与静电输入端连接。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，还包括：衬底引出区201、第二金属区208及第三金属区209；衬底引出区201形成于P型衬底200的上部，第二金属区208形成于衬底引出区200的上部，衬底引出区201通过第二金属区208接地；第三金属区209形成于源区203的上部，源区203通过第三金属区209接地。其中，衬底引出区201又可成为P+注入区，衬底引出区201可形成于P型衬底的上部的左侧，并与埋氧层202间隔一定距离。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，栅区206接地。基于上述实施例的内容，作为一种可选实施例，基于FDSOI的gg-NMOS器件，栅区206为high-k金属栅区。最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

权利要求：1.一种基于FDSOI的gg-NMOS器件，其特征在于，包括：沟道区、P型衬底、埋氧区及N阱注入区；所述埋氧区形成于所述P型衬底的上部，所述沟道区形成于所述埋氧区的上部；所述N阱注入区形成于所述P型衬底的上部且所述N阱注入区与所述埋氧区连接，所述N阱注入区与所述沟道区的耦合面积大于零。2.根据权利要求1所述的基于FDSOI的gg-NMOS器件，其特征在于，还包括：漏区；所述漏区形成于所述埋氧区的上部，所述漏区与静电输入端连接。3.根据权利要求2所述的基于FDSOI的gg-NMOS器件，其特征在于，还包括：源区及栅区；所述源区形成于所述埋氧区的上部，且所述源区与所述漏区位于所述沟道区的两侧，所述栅区形成于所述沟道区的上部。4.根据权利要求2所述的基于FDSOI的gg-NMOS器件，其特征在于，还包括：第一金属区；所述第一金属区形成于所述漏区的上部，所述漏区通过所述第一金属区与所述静电输入端连接。5.根据权利要求3所述的基于FDSOI的gg-NMOS器件，其特征在于，还包括：衬底引出区、第二金属区及第三金属区；所述衬底引出区形成于所述P型衬底的上部，所述第二金属区形成于所述衬底引出区的上部，所述衬底引出区通过所述第二金属区接地；所述第三金属区形成于所述源区的上部，所述源区通过所述第三金属区接地。6.根据权利要求3所述的基于FDSOI的gg-NMOS器件，其特征在于，所述栅区接地。7.根据权利要求3所述的基于FDSOI的gg-NMOS器件，其特征在于，所述栅区为high-k金属栅区。

百度查询： 北京大学 一种基于FDSOI的gg-NMOS器件

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