申请/专利权人：意法半导体(克洛尔2)公司

申请日：2015-11-30

公开（公告）日：2020-11-13

公开（公告）号：CN106206455B

主分类号：H01L21/84(20060101)

分类号：H01L21/84(20060101);H01L27/12(20060101)

优先权：["20150529 FR 1554853"]

专利状态码：有效-授权

法律状态：2020.11.13#授权;2017.01.04#实质审查的生效;2016.12.07#公开

摘要：集成电路，包括SOI类型的衬底1，包括位于埋设绝缘层11之上的半导体膜12，埋设绝缘层自身位于支撑衬底10之上，半导体膜12包括第一区域Z1，在半导体膜12的第一区域Z1之上的第一图案21形成了第一MOS晶体管的栅极区域和第一虚设栅极区域，半导体膜的第一区域Z1包括相互间隔开的两个畴域d1，d2，所述间隔7由至少一个绝缘材料9填充并且位于不具有绝缘沟槽的支撑衬底11的区域之上两个虚设栅极区域240，241之间。

主权项：1.一种用于制造半导体器件的方法，包括，制造在位于埋设绝缘层之上的半导体膜的第一区域的两个畴域之间的电绝缘，所述埋设绝缘层自身位于支撑衬底之上，所述两个畴域旨在支撑第一MOS晶体管，其特征在于，在形成第一MOS晶体管的栅极区域之后执行所述电绝缘的制造，并且所述方法包括在半导体膜的第一区域之上形成第一图案，所述第一图案形成所述栅极区域和第一虚设栅极区域，局部刻蚀在两个第一虚设栅极区域之间的所述半导体膜的第一部分向下直至所述埋设绝缘层，以及由至少一种绝缘材料填充所述半导体膜的第一刻蚀部分，以便于由此形成相互电绝缘的半导体膜的两个畴域。

全文数据：

权利要求：

百度查询： 意法半导体(克洛尔2)公司 用于在SOI衬底特别是FDSOI衬底上制造的晶体管之间局部隔离的方法以及对应的集成电路

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