申请/专利权人：澜起科技股份有限公司

申请日：2016-06-29

公开（公告）日：2020-11-24

公开（公告）号：CN107547087B

主分类号：H03M1/06(20060101)

分类号：H03M1/06(20060101);H03M1/12(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.24#授权;2018.01.30#实质审查的生效;2018.01.05#公开

摘要：本发明要求保护一种用于减少合成的时钟信号的失配的电路和方法。电路包括周期‑周期比较器，其被配置为接收合成的时钟信号，并检测合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中合成的时钟信号是由多个相移信号组成；多路分配器，其被连接到周期‑周期比较器，并被配置为将周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到多路分配器和周期‑周期比较器，并被配置成基于并行数据信号产生延迟控制信号，并且反馈该延迟控制信号至周期‑周期比较器；其中该周期‑周期比较器进一步被配置为根据该延迟控制信号调整合成的时钟信号的延迟时间。

主权项：1.一种电路，包括：周期-周期比较器，包括数字-时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号，产生延迟的时钟信号；第一D触发器，其被连接到数字-时间转换器，并且被配置为根据所述延迟的时钟信号检测所述合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中所述合成的时钟信号是由多个相移信号组合而成，并且所述周期差指针信号指示所述合成的时钟信号的两个相邻的周期之间的差；多路分配器，其被连接到所述周期-周期比较器，并被配置为将所述周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到所述多路分配器和所述周期-周期比较器；滤波器，被连接在所述多路分配器和所述第一状态机之间，其被配置成对所述多个并行数据信号进行滤波；所述第一状态机进一步被配置成基于经滤波的并行数据信号产生延迟控制信号，并将所述延迟控制信号反馈回到所述周期-周期比较器；其中所述周期-周期比较器进一步被配置为根据所述延迟控制信号调整所述合成的时钟信号的延迟时间。

全文数据：用于减少合成的时钟信号的失配的电路和方法技术领域[0001]本发明涉及模拟数字混合信号电路，并且更具体地，但不限于用于减少合成的时钟信号的失配的电路和方法。背景技术[0002]对于由多路相位信号组合或合成的时钟信号，由于在不同的输入相位通路中存在失配，所以合成的时钟信号可能存在杂散或抖动。[0003]用于减少或消除失配的传统的解决方式是通过分频器分解合成的时钟信号，输出新的多个相移信号，并且测试多个相移信号的每一个的占空比，从而调整输入信号的失配。但是，这种方法将引入额外的失配，例如用于检测时钟失配的模数转换器的比较器或分辨率的偏移。[0004]概述[0005]根据本发明的一实施方式，一种电路包括周期-周期比较器，包括数字-时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号产生延迟的时钟信号；第一D触发器，其被连接到数字-时间转换器，并且被配置为根据该延迟的时钟信号检测该合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中该合成的时钟信号是由多个相移信号组成，并且该周期差指针信号指示该合成的时钟信号的两个相邻的周期之间的差；多路分配器，其被连接到该周期-周期比较器，并被配置为将该周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到该多路分配器和该周期-周期比较器，并被配置成基于该并行数据信号产生延迟控制信号，并且反馈该延迟控制信号至该周期-周期比较器;其中该周期-周期比较器进一步被配置为根据该延迟控制信号调整该合成的时钟信号的延迟时间。[0006]根据本发明的另一实施方式，一种方法，包括由周期-周期比较器接收合成的时钟信号；由该周期-周期比较器检测该合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中该合成的时钟信号是由多个相移信号组合而成的；由多路分配器将该周期差指针信号转换成多个并行数据信号；以及根据该并行数据信号由第一状态机产生延迟控制信号，并且将该延迟控制信号馈送到该周期-周期比较器；由该周期-周期比较器根据该延迟控制信号调整该合成的时钟信号的延迟时间。附图说明[0007]本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，因为本发明的范围是由权利要求所限定的。在附图中，相同的附图标记代表相同的元件。[0008]图IA示出了根据本发明的实施方式的杂散检测电路的示意图。[0009]图IB示出了根据本发明的另一实施方式的杂散检测电路的示意图。[0010]图2A示出了根据本发明的另一实施方式的杂散检测电路的示意图。[0011]图2B示出了根据本发明的另一实施方式的杂散检测电路的示意图。[0012]图3示出了根据本发明的实施方式的周期-周期比较器的电路图。[0013]图3A示出了根据本发明的另一实施方式的周期-周期比较器的电路图。[00M]图3B示出了根据本发明的另一实施方式的周期-周期比较器的电路图。[0015]图4A示出了根据本发明的另一实施方式的多路分配器的电路图。[0016]图4B示出了根据本发明的另一实施方式的多路分配器的电路图。[0017]图5A示出了根据本发明的实施方式的杂散检测电路的示意图。[0018]图5B示出了根据本发明的另一实施方式的杂散检测电路的示意图。[0019]图6A示出了根据本发明的另一实施方式的多个相移合成信号生成器和杂散消除器的示意图。[0020]图7示出了根据本发明的实施方式的杂散检测分析系统的示意图。[0021]图8示出了根据本发明的另一实施方式的用于合成的时钟信号输出的时序的示意图。[0022]图9A和9B分别示出了由失配引起的杂散并且该杂散可以通过使用本发明的实施方式被消除的示意图。[0023]图10是根据本发明的另一实施方式的用于杂散检测的时序图。[0024]图11示出了根据本发明实施方式的调整杂散的方法的流程图。[0025]图12示出了根据本发明的实施方式用于消除杂散的方法的流程图。[0026]图13示出了根据本发明另一实施方式计算杂散指示信号的方法的流程图。[0027]图14示出了根据本发明的另一实施方式消除杂散的方法的流程图。具体实施例[0028]本发明的各种方面和示例现在将被描述。下面的描述提供了具体的细节以透彻理解并有利于这些示例的描述。然而，本领域技术人员将理解，本发明可以在没有许多这些细节的情况下实施。此外，某些众所周知的结构或功能可能不会被详细示出或描述，以避免不必要地模糊相关描述。[0029]图IA示出了根据本发明的实施方式的用于杂散检测的电路100A的示意图。[0030]该电路100A包括周期-周期比较器110、多路分配器DEMUX120和一第一状态机130〇[0031]该周期-周期比较器110接收合成的时钟信号CLK_IN，并检测合成的时钟信号中的任何两个相邻的周期之间的周期差指针信号。该合成的时钟信号是由多个相移信号组合而成的。周期-周期，或周期到周期，是指两个相邻周期之间的比较。注意因为时钟信号CLK_IN是合成的信号，时钟信号CLK_IN的不同周期的周期长度可以是不同的。周期长度可以被表示为T0，T1，T2……并在图8中详细地讨论。周期差通过在周期-周期比较器中的数字-时间转换器DTC中一步一步地增加延迟时间被测量和计算。也就是说，周期差可以由DTC的控制字来表示。周期差指针信号表示合成的时钟信号中的任何两个相邻的周期之间的时间差。因此，任何两个相邻的周期之间的周期差可以指Tl和Τ2之间的时间差或Τ1-Τ2,或Τ2和T3之间的时间差或T2-T3……或Tr和Tr+Ι之间的时间差或Tr-Tr+Ι，其中r+Ι小于或等于多个移位信号的通路的个数⑼。[0032]多路分配器120被连接到周期-周期比较器110。该多路分配器120将周期差指针信号转换成多个并行数据信号。[0033]第一状态机130被连接到多路分配器120和周期-周期比较器110。该第一状态机130基于并行数据信号生成延迟控制信号DTC_TUNE，并将延迟控制信号DTC_TUNE反馈给周期-周期比较器110。该延迟控制信号DTC_TUNE是用于调谐在周期-周期比较器110中的DTC的延迟时间。[0034]周期-周期比较器110根据该延迟控制的信号DTC_TUNE进一步调节合成的时钟信号的延迟时间，并且第一状态机130输出杂散指示信号JITTER_INDEX。[0035]图IB示出了根据本发明的另一实施方式的杂散检测电路100B的示意图。[0036]在图IB中，第一状态机130还根据并行数据信号产生次序信号DEMUX_0rder;并且多路分配器120根据该次序信号进一步调整多个并行数据信号的序列。用于并行数据信号的序列的调节与状态机的输入相关。DEMUX_0rder信号调节多路分配器120的输出的次序。[0037]图2A示出了根据本发明的另一实施方式的杂散检测电路200A的示意图。[0038]除了已经相对于图IA讨论的周期-周期比较器110和多路分配器120,电路200A还包括连接在多路分配器120和第一状态机130之间的滤波器210,并被配置为对多个并行数据信号进行滤波。该滤波器210对多路分配器120输出的多个周期进行统计平均，并且根据统计平均确定经滤波的并行数据信号。例如，如果滤波器210接收的50%以上的周期具有1的数据值，则滤波器210确定该滤波的并行数据信号为1，否则，该值被确定为0。[0039]第一状态机130基于滤波的并行数据信号进一步产生延迟控制信号，并将延迟控制信号反馈到周期-周期比较器110。[0040]图2B示出了根据本发明的另一实施方式的杂散检测电路200B的示意图。电路200B类似于图2A中所示电路200A，除了图2B中状态机130将次序信号DEMUX_0rder反馈到多路分配器120。[0041]图3示出了根据本发明的实施方式的周期-周期比较器310的电路图。如图3所示，周期-周期比较器310进一步包括数字-时间转换器DTC3110和时序判决器3120。[0042]数字-时间转换器3110通过用延迟控制信号DTC_TUNE调节合成的时钟信号CLK_IN，产生延迟的时钟信号CLK_DEL。换句话说，时序判决器3120由第一输入端接收合成的时钟信号CLK_IN并且由第二输入端接收延迟的时钟信号CLK_DEL，并且生成周期差指针信号，其被表示为图3-5B中的“数据”。周期差指针信号表明对于合成的时钟信号中的两个相邻的周期之间的差异。例如，时序判决器3120可以判断CLK_IN的上升沿是否与CLK_DEL的上升沿对齐，换言之，即时钟合成信号CLK_IN的周期与延迟信号CLK_DEL的周期之间的大小关系，并将结果作为“数据”输出。[0043]图3A是根据本发明的另一个实施方式示出的周期-周期比较器310A内的详细部件的电路图。[0044]如图3A所示，数字-时间转换器3110包括第一缓冲器3102、第二缓冲器3104和可变电容器3106。第一缓冲器3102被连接到第二缓冲器3104和可变电容器3106,以及被配置成接收合成的时钟信号CLK_IN。第二缓冲器3104被配置为输出延迟的时钟信号CLK_DEL。延迟的时钟信号CLK_DEL由可变电容器3106利用延迟控制信号DTC_TUNE对第一缓冲器3102输出的缓冲信号进行滤波而产生。具体而言，每个缓冲器3102具有输出阻抗。该缓冲器3102和数字控制的电容器3106形成一阶低通滤波器LPF，或RC电路。改变DTC_TUNE的值可以改变电容值，以便改变RC时间常数，因而产生具有一定延迟时间的延迟的时钟信号CLK_DEL。该DTC_TUNE可以采用n0，nl，n2的值，其是数字控制比特，用于表征电容器的大小、延迟时间的量，以及延迟的时钟信号CLK_DEL的相位信息。[0045]如图3A所示，时序判决器3120还包括第一D触发器DFF。第一D触发器DFFl的时钟CLK端被配置成接收合成的时钟信号CLK_IN，第一D触发器DFFl的D端被配置为接收延迟的时钟信号CLK_DEL，并且第一D触发器DFFl的Q端DFF被配置为输出周期差指针信号作为“数据”。[0046]图3B示出了根据本发明的另一实施方式的周期-周期比较器310B的电路图。相较于图3A，图3B显示了在DTC3110和时序判决器3120之间的另一种连接关系。如图3B所示，时序判决器3120进一步包括D触发器DFF。第一D触发器DFFl的CLK端被配置为接收延迟的时钟信号CLK_DEL，第一D触发器DFFl的D端被配置成接收合成的时钟信号CLK_IN，并且第一D触发器的Q端DFFl被配置为输出周期差指针信号作为“数据”。[0047]图4A示出了根据本发明的实施方式的多路分配器120A的电路图。[0048]如图4A所示，多路分配器120A包括分频器1201和多个第二D触发器1202、1204……120M，其中M=2N，N表示分频器1201的分频比。进一步地，周期差指针信号包括多个比特。[0049]分频器1201被配置成将接收到的合成时钟信号sck_in分成多个合成器时钟分量sck0，sckl，...sckN-l。多个合成器时钟分量sck0，sckl，...SckN-I的每一个被输出到相应的第二D触发器DFF1202，DFF1204,……DFF120M的时钟端CLK。合成时钟sck_in可以是CLK_IN，CLK_DEL，或与CLK_IN和CLK_DEL相关的时钟信号，或由用户进行设置。[0050]多个第二D触发器DFF1202，DFF1204,……，DFF120M的每一个的D端被配置成接收周期差指针信号的相应比特。多个第二D触发器DFF1202，DFF1204,……，DFF120M的每一个的Q端被配置为基于D端和时钟端CLK的输入，输出并行数据信号的相应比特。[0051]虽然图2A和2B表明，该多个滤波器与多路分配器120B和第一状态机130是分离的，本领域技术人员可以理解的是，多个滤波器可被并入多路分配器中。例如，图4B示出了根据本发明的另一实施方式的多个滤波器被并入多路分配器120B的电路图。多个滤波器被分别连接到对应的D触发器。可替代地，多个滤波器可以被并入到第一状态机130。[0052]图5A示出了根据本发明的实施方式的杂散检测电路500A的示意图。图5A是对图2A所显示的电路200A的更为详细的实现。如图5A中的电路500A所示，周期-周期比较器110可以由图3B所示的电路31OB来实现。多路分配器120可以由图4A中所示的电路来实现。[0053]图5B示出了根据本发明的另一实施方式的杂散检测电路500B的示意图。相较于图5A，电路500B实例化D触发器的数量为四个。如图5B所示，DO为滤波器_单元0的输出，其表示在一个时间段内由多路分配器的第一路径输出的数据QO的平均值。Dl是滤波器_单元1的输出，其表示在一个时间段内由多路分配器的第二路径输出的数据Ql的平均值。D2是滤波器_单元2的输出，其表示在一个时间段内由多路分配器的第三路径输出的数据Q2的平均值。D3是滤波器_单元3的输出，其表示在一个时间段内由多路分配器的第四路径输出的数据Q3的平均值。在另一个实施方式中，周期-周期比较器110也可以由图3B中所示的电路310B来实现。[0054]图6A示出了根据本发明的另一实施方式的多个相移合成信号生成器和杂散消除器的示意图。[0055]电路600A包括用于杂散检测电路IOOA。由于电路IOOA已经参照图IA进行讨论，它不会在此进一步详细讨论。除了电路100A，电路600A还包括多个相移信号的生成器610,多个数字-时间转换器单元DTC_CELL0，DTC_CELL1，……DTC_CELLN-I，组合逻辑620，以及用于校准的第二状态机630。该多个相移信号的生成器610被配置为产生多个输入时钟分量信号CKI0，CKI1……CKIN-I。多个相移信号的生成器610可以是分频器或压控振荡器VCO。多个数字-时间转换器单元DTC_CELL0，DTC_CELL1……DTC_CELLN-I的每一个被连接到多个相移信号的生成器610的相应的输出端，并且被配置为接收多个输入时钟分量信号CKIO的，CKIl，……CKIN-I的相应的一个，并根据控制字CCO，CCh-CCN-I延迟多个输入时钟分量信号CKI0，CKI1，……CKIN-I的相应的一个，并输出相应的输出时钟分量信号CK00，CKOl，……CKON-I〇[0056]组合逻辑620连接到多个数字-时间转换器单元DTC_CELL0，DTC_CELL1，……DTC_CELLN-I，并且被配置成通过对多个输出时钟分量信号CKOO，CLK_0UT，CKOl，……CKON-1求和来产生合成的时钟信号CLK_0UT。[0057]第一状态机130被配置为根据延迟控制信号DTC_TUNE计算杂散指示信号JITTER_INDEX。该JITTER_INDEX可以是单一的值、向量、一组值等。[0058]用于校准的第二状态机630被连接到第一状态机130,并且被配置为调整多个数字时间转换器单元的控制字CC0，CC1……CCN-I，以便调整杂散指示信号。例如，当扫描每组{CCi，i=0，1，……，N-1}时，可以获得所有{CCi}的“jitter_index”结果，并且将所有{CCi}中的“jitterjndex”最小的那个选择作为控制字CCi的最终结果，以获得最终的CC0，CCl……CCN-I。以N=2为例，扫描每组{CCi}，即CCO和CCl的所有组合，将获得每一种CCO与CCl的组合的的jitter_index值，然后选取最小jitter_index值对应的一种CCO与CCl的组合作为扫描结果；即选取的结果组合中的CCO作为最终的CC0,选取的结果组合中的CCl最为最终的CCl。当调整后的杂散指示信号JITTER_INDEX等于或小于预定的抖动阈值时，或杂散指示信号JITTER_INDEX对于特定的调整周期获得其最小值时，该调整完成。[0059]图7是示出了根据本发明的一实施方式的杂散检测分析系统700的示意图。除了已经相对于图2B进行讨论的杂散检测电路200B，杂散检测分析系统700还包括计算器或快速傅立叶变换FFT电路，其被配置为根据JITTER_INDEX产生指示杂散频率和杂散功率或杂散指示信号。[0060]图8示出了根据本发明的另一实施方式的合成的时钟信号输出的时序的示意图。图8示出了合成的时钟信号CLK_0UT是多个输入时钟分量信号010,011，012和013的总和。当输入时钟分量信号CKI0，CKI1，CKI2和CKI3彼此匹配时，周期持续时间T0，T1，T2和T3是相同的。然而，当输入时钟分量信号CKI0，CKI1，CKI2和CKI3之间存在不匹配时，任何两个相邻的周期之间的时间差可以变化。[0061]返回参照图6A和图7，因为合成的时钟信号CLK_0UT是由多个输入时钟分量信号CKIO，CKI1，......CKIN-I组合的，并且由于物理布线的失配，或在输入相位路径中的失配，输出时钟分量信号CKOO，CKOl，......CKON-I可具有相位偏移，从而通过对多个输出时钟分量信号CKOO，CKOl，......CKON-I求和而产生的合成的时钟信号CLK_0UT可具有图9A所不的杂散。[0062]图9A和9B分别示出了由失配引起的杂散并且该杂散可以通过使用本发明的实施方式被消除。[0063]在图9A和9B中，X轴表示频率，Y轴表示振幅。如图9A所示，在频率Fclk处的幅度是所需要的信号，并且在其它频率分量处如3*Fclk4,5*Fclk4等）的信号是应该避免的干扰。如果在输入时钟分量之间存在失配，则在频率l*Fclk4，2*Fclk4，3*Fclk4，5*Fclk4,6*Fclk4和7*Fclk4处显示出杂散。图9B示出了在图9A中所示的杂散通过利用本发明的实施方式被消除。[0064]图10是根据本发明另一实施方式的杂散检测的时序图。在图10中示出的DO，Dl，D2和D3是与在图5B中所示的D0，D1，D2和D3相同的。[0065]假设T0T1T2T3:[0066]参照图10，在图10中的CLK_IN信号与在图5Α和5Β中所示的CLK_IN相同。图10中的DO表示由图5B所示的滤波器_单元0输出的信号D0。图10中的Dl表示由图5B所示的滤波器_单元1输出的信号D1。在图10中的D2表示由图5B所示的滤波器_单元2输出的信号D2。在图10中的D3表示由图5B所示的滤波器_单元3输出的信号D3。另外，图10中的CLK_IN是与图8中的CLK_0UT相同的。此外，如图6A所示，组合逻辑620的输出信号CLK_0UT与反馈到周期-周期比较器110的信号CLK_IN是相同的。如图10所示，信号CLK_DEL落后CLK_IN接近一个周期。例如，图10中的波形按照从上至下的顺序分别被表示为波形1，波形2,波形3,波形4和波形0。波形1对应于当DTC_TUNE=nO时的CLK_DEL的周期T2落后波形0CLK_IN的周期T2几乎为一个周期。[0067]然后，DTC延迟时间被一步一步移动（例如，通过增加DTC控制字DTC_TUNE，从而CLK_DEL的上升沿cr3逐步向CLK_IN的上升沿dr2移动。当时序判决器1120确定CLK_DEL的上升沿cr3与CLK_IN的上升沿dr2对齐时，时序判决器1120记录那个时刻的DTC_TUNE值，其是由n0表示，由最左边的垂直虚线指示。[0068]同样地，DTC延迟时间被一步一步移动例如，通过增加DTC控制字DTC_TUNE，从而CLK_DEL的上升沿crO逐步向CLK_IN的上升沿dr3移动。当时序判决器1120确定CLK_DEL的上升沿crO与CLK_IN的上升沿dr3对齐时，时序判决器1120记录在那个时刻的DTC_TUNE值，其是由nl表不，由左边第二条垂直虚线指不。[0069]因此，相邻周期T2和T3之间的差是等于nl-nO*KDTC。[0070]最后，继续增加DTC控制字DTC_TUNE，并且在剩余周期之间的差也可以被确定。[0071]换言之，时序判决器结合多次判决，判断出周期的大小;如图10所示，[0072]波形ICLK_DECDTC_TUNE=nO对波形0CLK_IN采样，cr3时刻采样波形0输出的结果是D3;crO时刻采样波形0输出的结果是D2;[0073]逐步移动DTC_TUNE，前一步cr3采样波形0的dr2上升沿之前，S卩D3=0，后一步DTC_TUNE+1cr3采样波形0的dr2的上升沿之后，S卩D3=1;[0074]也就是说，当D3从0变为1时，我们认为波形1的cr3与波形0的dr2对齐，或者说周期T3与周期T2的起点已经对齐。[0075]在波形1的cr3与波形0的dr2对齐或者说周期T3与周期T2的起点已经对齐）的同时，波形1的crO采样波形0输出结果为D2,当D2=0,则说明crO是在波形0的dr3之前，因此T3小于T2。[0076]类似地，依据03,02,01，00四个值随01'：_1'1]呢的逐步增加而发生的变化，可以判断出4个周期的相对大小关系。[0077]当〈03,02,01，00从〈0000改变为〈1000时，01'：_1'1]陬=11〇。这意味着：0^^1^的上升沿cr3与CLK_IN的上升沿dr2对齐，这是由最左边的虚线所示的；[0078]当〈03,02,01，00从〈1000改变为〈1100时，01'：_1'1]陬=111。这意味着：0^^1^的上升沿crO与CLK_IN的上升沿dr3对齐，这是由从左侧算起的第二虚线示出；[0079]当〈03,02,01，00从〈1100改变为〈1110时，01'：_1'1]陬=112。这意味着：0^^1^的上升沿crl与CLK_IN的上升沿drO对齐，这是由从左侧算起的第三虚线示出；[0080]当从〈1110〉改变为〈1111时，DTC_TUNE=n3。这意味着CLK_DEL的上升沿cr2与CLK_IN的上升沿drl对齐，这是由从左侧算起的第四虚线示出。[0081]以下等式可以基于上述杂散检测而产生，其中Kdtc是常数系数，其表示DTC的增益。参照图3A或图3B，数字-时间转换器的输入是控制字DTC_TUNE。数字-时间转换器的输出等于DTC_TUNEXKdtc。[0082][0083]考虑到时序的平均周期史是一个常数，具有：[0084][0085]进一步地，参数可以如下被定义[0086][0087]经过一些详细的推导步骤，可获得下列等式：[0088][0089]参数被定义为[0090][0093]因此，[0096]在等式7中，“var”是指方差。可替代地，等式7可以使用其他除了方差之外的函数，例如对绝对值的求和，例如，Jitter_index=ΣIJc|。[0097]图11示出了根据本发明的实施方式调整杂散的方法的流程图。该方法1100包括在框1110中，由周期-周期比较器接收合成的时钟信号;在框1120中，由该周期-周期比较器检测合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中该合成的时钟信号是由多个相移信号组合的；在框1130中，由多路分配器将周期差指针信号转换成多个并行数据信号；以及在框1140中，基于并行数据信号由第一状态机产生延迟控制信号，并且将该延迟控制信号反馈回周期-周期比较器;在框1150中，由周期-周期比较器根据该延迟控制信号调整合成的时钟信号的延迟时间。[0098]可替代地，该方法1100进一步包括在图11中未示出）通过对多个并行数据信号由滤波器进行滤波，产生经滤波的并行数据信号；以及其中该产生进一步包括基于经滤波的并行数据信号产生延迟控制信号，并且将该延迟控制信号反馈回到周期-周期比较器。[0099]可替代地，该方法1100进一步包括在图11中未示出）由第一状态机基于并行的数据信号产生次序信号；以及由多路分配器根据该次序信号调节多个并行数据信号的序列。[0100]可替代地，在框1120中的检测进一步包括由数字-时间转换器通过利用延迟控制信号调节合成的时钟信号，产生延迟的时钟信号；以及由时序判决器接收合成的时钟信号和延迟的时钟信号，并且由时序判决器产生周期差指针信号，其中该周期差指针信号指示合成的时钟信号和延迟的时钟信号之间的次序。[0101]可替代地，数字-时间转换器包括第一缓冲器，第二缓冲器和可变电容器，其中在框1140中，由数字-时间转换器通过利用所延迟控制信号调节合成的时钟信号以产生延迟的时钟信号进一步包括由可变电容器利用延迟控制信号对第一缓冲器输出的缓冲信号进行滤波，从而输出延迟的时钟信号。[0102]可替代地，时序判决器进一步包括第一D触发器DFF，其中第一D触发器的CLK端被配置为接收合成的时钟信号，第一D触发器的D端被配置为接收延迟的时钟信号，并且第一D触发器的Q端被配置为输出周期差指针信号。[0103]可替代地，该时序判决器进一步包括第一D触发器DFF，其中第一D触发器的CLK端被配置为接收延迟的时钟信号，第一D触发器的D端被配置为接收合成的时钟信号，并且第一D触发器的Q端被配置为输出周期差指针信号。[0104]可替代地，多路分配器包括分频器和多个第二D触发器，其中周期差指针信号包括多个比特，方法进一步包括在图11中未示出）由分频器将所接收到的合成时钟分成多个合成器时钟分量，将多个合成器时钟分量的每一个被输出到相应的第二D触发器的时钟端口；由多个第二D触发器的每一个的D端接收周期差指针信号的相应的比特；由第二D触发器的每一个的Q端输出并行数据信号的相应的比特。[0105]可替代地，方法1100进一步包括在图11中未示出）由多个相移信号的生成器生成多个时钟分量信号；由多个数字-时间转换器单元的每一个接收多个时钟分量信号中的相应的一个；由多个数字-时间转换器单元的每一个根据控制字延迟多个时钟分量信号中的相应的一个；由多个数字-时间转化器单元的每一个输出相应的输出时钟分量信号；由组合逻辑通过对多个输出时钟分量信号求和产生合成的时钟信号，该组合逻辑被连接到该多个数字-时间转换器单元；由第一状态机根据延迟控制信号计算杂散指示信号；由第二状态机调整多个数字-时间转换器单元的每一个的控制字，从而调整该杂散指示信号，其中第二状态机被连接到第一状态机;其中，当经调整的杂散指示信号等于或小于预定的抖动阈值时，或当杂散指示信号对于特定的调整周期获得最小值时，调整完成。[0106]图12示出了根据本发明的实施方式的用于消除杂散的方法1200的流程图。该方法1200包括在框SO中，由DTC接收输入CLK_IN，并输出其延迟版本CLK_DEL，延迟时间是由第二状态机控制的。初始的延迟时间是接近于并小于一个周期（Tclkjiiean二7:，以确保该时序判决器将不会形成错误的判断;在框Sl中，由时序判决器判断CLK_IN的上升沿是否与CLK_DEL的上升沿对齐，并且分别获得n0，nl，n2和n3。注意时序判决器可以通过D触发器来实现。该方法1200还包括在框S2中由多路分配器对时序判决器的输出数据采样，并多路分配为N个输出数据。N个输出数据将被输入到滤波器或第一状态机。该方法1200还包括在框S3,通过第一状态机从多路分配器或滤波器处接收输入信号，并根据输入信号调调谐DTC的延迟时间，该第一状态机可选地与数字滤波器组合。[0107]图13示出了根据本发明的另一更详细的实施方式计算杂散指示信号的方法的流程图。[0108]该方法1300包括在框BO中，由第二状态机采用DTC_TUNE控制或调整DTC的延迟时间，直到DTC的延迟时间接近于或小于周期Tclk_mean或ΐ，并且DTC的初始延迟被设定。该方法1300进一步包括在框Bl中，由状态机一步一步调谐DTC的延迟时间，直到针对CLK_IN和CLK_DEL的上升沿的第一对齐事件发生（例如，对于，从〈0000到〈1000〉，上升沿crO与上升沿dr3对齐，如在图10中描述的），并且保存此时的DTC_TUNE代码n0;在框B2,由状态机一步一步调谐DTC的延迟时间，直到针对CLK_IN和CLK_DEL的上升沿的第二对齐事件发生（如，针对〈03,02,01，00，从〈1000到〈1100，上升沿^0与上升沿扣3对齐，如在图10中描述的），并且保存此时的DTC_TUNE代码nl。该方法1300包括一步一步调谐延迟时间，然后在框BN，该方法1300包括由状态机一步一步调谐DTC的延迟时间，直到针对CLK_IN和CLK_DEL的上升沿的第N次对齐事件发生，并且保存此时的DTC_TUNE代码nN-I。然后，在框BΝ+1，该方法包括基于{η0，η1，…，nN-I}计算JITTER_INDEX，并输出JITTER_INDEX，如以上根据等式1-7所描述的为例。[0109]图14示出了根据本发明的另一实施方式的用于消除杂散的方法的流程图。该方法1400包括在框Cl，调谐DTC直到CLK_DEL延迟于CLK_IN接近一个1*Τακ，在框C2，确定控制字{CCi}渗见图6Α和由滤波器210输出的{Di}之间的关系渗见图5Α，即，CCi和Di之间的对应性，其中ί=〇，1，···，Ν-1。例如，方法1400确定CCl可对应于D1，从而CCl对应于T1，CC2可以对应于D3，从而CC2对应于T3，CC3可以对应于D2，从而CC3对应于T2，CCO可以对应于DO，从而CC4对应于T0。[0110]然后在框C3，该方法1400测量和计算，杂散指示信号JITTER_INDEX，如上所述相对于等式⑴-⑺。在框C4,然后该方法1400进行到下一个DTC_TUNE，下一个DTC_TUNE=DTC_TUNE+1。然后在框C5,方法1400进一步检查针对CLK_IN和CLK_DEL的上升沿的第一对齐事件是否发生。如果第一对齐事件发生，该方法1400继续进行到框C6以保存DTC_TUNE代码为n0。如果第一对齐时间没有发生，该方法1400继续进行到框C4。在框C6之后，在框C7中，该方法1400继续进行到下一个DTC_TUNE。然后在框C8,该方法1400确定针对CLK_IN和CLK_DEL的上升沿的第η个对齐事件是否发生。如果是，该方法1400继续进行到框C9,其中该方法1400保存DTC_TUNE代码nN-I。然后该方法1400继续进行到框C10,其中该方法1400算出杂散指示信号和输出JITTER_INDEX。在一个实施方式中，在框C11，方法1400确定是否JITTER_INDEXjitter_limit，如果是，则方法1400继续进行块Cl2，其中该方法1400继续调谐{CCi};如果不是，则方法1400结束。[0111]本发明的实施方式可针对杂散的时钟信号检测、杂散测量或消除杂散的信号，并且可以将它们应用到小数分频器、乘法器、时钟合成器、频谱分析电路或系统中的任何一个。[0112]此外，本发明的实施方式可以涉及到合并的多个相移时钟信号，并提出了一种方法和装置以检测杂散或抖动，基于检测结果，通过采用数字状态机或滤波器，控制数字-时间-转换器用于多个相移时钟信号，并且减少或消除相关联的失配，以最小化在组合的多个相移时钟信号中的杂散或抖动。本发明的杂散检测方法和实现技术不需要额外的参考时钟，并具有良好的性能。根据本发明的实施方式的系统可以检测小于一皮秒次-PS的时钟抖动，同时消耗较少的硬件资源。[0113]不同实施方式的特征和方面可以被整合到另外的实施方式中，并且本文件所示的实施方式可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施方式为了示例目的而被描述，在不背离本发明的精神和范围的情况下可以做出不同的修改。此外，一实施方式的特征可以被包含到另一个实施方式中，即使这些特征并未在本文件中在一个单一的实施方式中被一起描述。因此，本发明被所附的权利要求所描述。

权利要求：1.一种电路，包括：周期-周期比较器，包括数字-时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号，产生延迟的时钟信号；第一D触发器，其被连接到数字-时间转换器，并且被配置为根据所述延迟的时钟信号检测所述合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中所述合成的时钟信号是由多个相移信号组合而成，并且所述周期差指针信号指示所述合成的时钟信号的两个相邻的周期之间的差；多路分配器，其被连接到所述周期-周期比较器，并被配置为将所述周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到所述多路分配器和所述周期-周期比较器，并被配置成基于所述并行数据信号产生延迟控制信号，并且反馈所述延迟控制信号至所述周期-周期比较器；其中所述周期-周期比较器进一步被配置为根据所述延迟控制信号调整所述合成的时钟信号的延迟时间。2.根据权利要求1所述的电路，还包括被连接在所述多路分配器和所述第一状态机之间的滤波器，其被配置成对所述多个并行数据信号进行滤波；以及所述第一状态机进一步被配置成基于经滤波的并行数据信号产生所述延迟控制信号，并将所述延迟控制信号反馈回到所述周期-周期比较器。3.根据权利要求1所述的电路，其中所述第一状态机进一步被配置成基于所述并行数据信号产生次序信号；以及所述多路分配器进一步被配置为根据所述次序信号来调节所述多个并行数据信号的序列。4.根据权利要求1所述的电路，其中所述数字-时间转换器包括第一缓冲器、第二缓冲器和可变电容器，其中所述第一缓冲器被连接到所述第二缓冲器和所述可变电容器，并且被配置为接收所述合成的时钟信号；所述第二缓冲器被配置为由所述可变电容器利用所述延迟控制信号对所述第一缓冲器输出的缓冲信号进行滤波，从而输出所述延迟的时钟信号。5.根据权利要求1所述的电路，其中所述第一D触发器的CLK端被配置为接收所述合成的时钟信号，所述第一D触发器的D端被配置为接收所述延迟的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。6.根据权利要求1所述的电路，其中所述第一D触发器的CLK端被配置为接收所述延迟的时钟信号，所述第一D触发器的D端被配置为接收所述合成的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。7.根据权利要求1所述的电路，其中所述多路分配器包括分频器和多个第二D触发器，其中所述周期差指针信号包括多个比特；所述分频器被配置为将接收到的合成时钟分成多个合成器时钟分量，其中所述多个合成器时钟分量的每一个被输出到相应的第二D触发器的时钟端口；所述多个第二D触发器的每一个的D端被配置为接收所述周期差指针信号的相应的比特；所述多个第二D触发器的每一个的Q端被配置为输出所述并行数据信号的相应的比特。8.根据权利要求1所述的电路，进一步包括多个相移信号的生成器，多个数字-时间转换器单元，组合逻辑，和第二状态机，其中所述多个相移信号的生成器被配置为产生多个时钟分量信号；每个所述多个数字-时间转换器单元连接到所述多个相移信号的生成器的相应的输出端，并被配置为接收所述多个时钟分量信号中的相应的一个时钟分量信号，根据控制字延迟所述多个时钟分量信号中的相应的一个时钟分量信号，以及输出相应的输出时钟分量信号，以及所述组合逻辑连接到所述多个数字-时间转换器单元，并且被配置为通过对多个输出时钟分量信号求和产生所述合成的时钟信号；所述第一状态机被进一步配置为根据所述延迟控制信号计算杂散指示信号；其中，所述第二状态机连接到所述第一状态机，并且被配置为调节所述多个数字-时间转换器单元的每一个的控制字，从而调整所述合成的时钟信号的杂散指示信号；其中，当经调整的杂散指示信号等于或小于预定的抖动阈值时，或当所述杂散指示信号对于特定的调整周期获得最小值时，所述调整完成。9.一种方法，包括：由周期-周期比较器接收合成的时钟信号；由所述周期-周期比较器检测所述合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中所述合成的时钟信号是由多个相移信号组合而成的；由多路分配器将所述周期差指针信号转换成多个并行数据信号；以及基于所述并行数据信号由第一状态机产生延迟控制信号，并且将所述延迟控制信号馈送到所述周期-周期比较器；由所述周期-周期比较器根据所述延迟控制信号调整所述合成的时钟信号的延迟时间。10.根据权利要求9所述的方法，进一步包括通过对所述多个并行数据信号进行滤波由滤波器产生经滤波的并行数据信号；以及其中所述产生进一步包括基于所述经滤波的并行数据信号产生所述延迟控制信号，并且将所述延迟控制信号反馈回到所述周期-周期比较器。11.根据权利要求9所述的方法，进一步包括由所述第一状态机基于所述并行的数据信号产生次序信号；以及由所述多路分配器根据所述次序信号调节所述多个并行数据信号的序列。12.根据权利要求9所述的方法，其中所述检测进一步包括：通过利用所述延迟控制信号调节所述合成的时钟信号，由数字-时间转换器产生延迟的时钟信号；以及由时序判决器接收所述合成的时钟信号和所述延迟的时钟信号，并且由所述时序判决器产生所述周期差指针信号，其中所述周期差指针信号指示所述合成的时钟信号的周期和所述延迟的时钟信号周期之间的大小关系。13.根据权利要求12所述的方法，其中所述数字-时间转换器包括第一缓冲器，第二缓冲器和可变电容器，其中由所述数字-时间转换器通过利用所述延迟控制信号调节所述合成的时钟信号以产生延迟的时钟信号进一步包括由所述可变电容器利用所述延迟控制信号对所述第一缓冲器输出的缓冲信号进行滤波，从而输出所述延迟的时钟信号。14.根据权利要求12所述的方法，其中所述时序判决器进一步包括第一D触发器DFF，其中所述第一D触发器的CLK端被配置为接收所述合成的时钟信号，所述第一D触发器的D端被配置为接收所述延迟的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。15.根据权利要求12所述的方法，所述时序判决器进一步包括第一D触发器DFF，其中所述第一D触发器的CLK端被配置为接收所述延迟的时钟信号，所述第一D触发器的D端被配置为接收所述合成的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。16.根据权利要求9所述的方法，其中所述多路分配器包括分频器和多个第二D触发器，其中所述周期差指针信号包括多个比特，所述方法进一步包括由所述分频器将所接收到的合成时钟分成多个合成器时钟分量，将所述多个合成器时钟分量的每一个输出到相应的第二D触发器的时钟端口；由所述多个第二D触发器的每一个的D端接收所述周期差指针信号的相应的比特；由所述多个第二D触发器的每一个的Q端输出所述并行数据信号的相应的比特。17.根据权利要求9所述的方法，进一步包括由多个相移信号的生成器生成多个时钟分量信号；由所述多个数字-时间转换器单元的每一个接收所述多个时钟分量信号中的相应的一个，其中所述多个数字-时间转换单元连接到所述多个相移信号的生成器的相应的输出端；由所述多个数字-时间转换器单元的每一个根据控制字延迟所述多个时钟分量信号中的所述相应的一个；由所述多个数字-时间转化器单元的每一个输出相应的输出时钟分量信号；由组合逻辑通过对多个输出时钟分量信号求和产生所述合成的时钟信号，所述组合逻辑连接到所述多个数字-时间转换器单元；由所述第一状态机根据所述延迟控制信号计算杂散指示信号；由第二状态机调整所述多个数字-时间转换器单元的每一个的控制字，从而调整所述杂散指示信号，其中所述第二状态机连接到所述第一状态机；其中，当经调整的杂散指示信号等于或小于预定的抖动阈值时，或当所述杂散指示信号对于特定的调整周期获得最小值时，所述调整完成。

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