申请/专利权人：友达光电股份有限公司

申请日：2017-08-22

公开（公告）日：2020-11-24

公开（公告）号：CN107274826B

主分类号：G09G3/20(20060101)

分类号：G09G3/20(20060101);G09G3/3208(20160101);G09G3/36(20060101)

优先权：["20170329 TW 106110660"]

专利状态码：有效-授权

法律状态：2020.11.24#授权;2017.11.17#实质审查的生效;2017.10.20#公开

摘要：本发明公开了一种显示器，包括N*M个像素区块、数据驱动电路、多条数据线、栅极驱动电路、多条栅极线、多个栅极缓冲电路、多个数据缓冲电路、栅极信号延迟电路以及数据信号延迟电路。栅极缓冲电路电性耦接N*M个像素区块中两像素区块之间。数据缓冲电路电性耦接N*M个像素区块中两像素区块之间。栅极信号延迟电路电性耦接栅极驱动电路。数据信号延迟电路电性耦接数据驱动电路。

主权项：1.一种显示器，其特征在于，包括：N*M个像素区块，排列为具有N列及M行的像素区块矩阵，每一该些像素区块具有多个像素，其中N及M为大于2的整数；一栅极驱动电路，电性耦接该些像素区块；一数据驱动电路，电性耦接该些像素区块；多条栅极线，每一该些栅极线电性耦接该栅极驱动电路，并且电性耦接该些像素区块中的多个像素；多条数据线，每一该些数据线电性耦接该数据驱动电路，并且电性耦接该些像素区块中的多个像素；多个栅极缓冲电路，每一该些栅极缓冲电路电性耦接该N*M个像素区块中两像素区块之间，每一该些栅极线通过该些栅极缓冲电路电性耦接该些像素；多个数据缓冲电路，每一该些数据缓冲电路电性耦接该N*M个像素区块中两像素区块之间，每一该些数据线通过该些数据缓冲电路电性耦接该些像素；一栅极信号延迟电路，电性耦接该栅极驱动电路，该些栅极线通过该栅极信号延迟电路电性耦接该些像素区块；以及一数据信号延迟电路，电性耦接该数据驱动电路，该些数据线通过该数据信号延迟电路电性耦接该些像素区块。

全文数据：显示器技术领域[0001]本发明涉及一种显示器，特别是涉及一种具缓冲电路的显示器。背景技术1〇〇〇2]^示器的应用日渐广泛，举例言，显示器当前整合了相机、通讯、或者是显示的功而显示器的解析度也日渐的提高，由FullHD提升致4K*2K显示器更甚至提升到8K*4K显示器。随着解析度的提高，像素可以更新的时间将变得更短，并且随着解析度的提升，显示器内部信号的传递上，也容易发生衰减，因此，此课题成为一个讨论的主题。发明内容[0003]本发明提供一种显示器，可以降低信号的延迟造成的不匹配性。[0004]本发明实施例提供一种显示器包括:N*M个像素区块、数据驱动电路、多条数据线、栅极驱动电路、栅极线、多个栅极缓冲电路、多个数据缓冲电路、栅极信号延迟电路以及数据信号延迟电路。N*M个像素区块排列为具有N列及M行的像素区块矩阵，每一该些像素区块具有多个像素，其中N及M为大于2的整数;一栅极驱动电路，电性耦接像素区块;数据驱动电路电性耦接该些像素区块;每一该些栅极线电性耦接栅极驱动电路，并且电性耦接该些像素区块中的多个像素;每一该些数据线电性耦接数据驱动电路，并且电性耦接该些像素区块中的多个像素;每一该些栅极缓冲电路电性耦接N*M个像素区块中两像素区块之间，每一该些栅极线通过该些栅极缓冲电路电性耦接该些像素;每一该些数据缓冲电路电性耦接N*M个像素区块中两像素区块之间，每一该些数据线通过该些数据缓冲电路电性耦接该些像素;栅极信号延迟电路电性耦接栅极驱动电路，该些栅极线通过栅极信号延迟电路电性耦接该些像素区块;数据信号延迟电路电性耦接数据驱动电路，该些数据线通过数据信号延迟电路电性耦接该些像素区块。[0005]在一种选用的实施方式中，电性耦接第1至N列的像素区块的数据线所经由的数据信号延迟电路的级数递增。[0006]在一种选用的实施方式中，数据信号延迟电路对于电性耦接第1列像素区块的数据线的延迟量实质上等于〇。[0007]在一种选用的实施方式中，数据信号延迟电路具有多个第一延迟单元，其中电性耦接第2至N列像素区块的数据线分别通过1至N-1级第一延迟单元电性耦接对应的像素区块。[0008]在一种选用的实施方式中，电性耦接第1至M行的像素区块的栅极线所经由的栅极信号延迟电路的级数递增。[0009]在一种选用的实施方式中，栅极信号延迟电路对于电性耦接第1行像素区块的栅极线的延迟量实质上等于〇。[0010]在一种选用的实施方式中，栅极信号延迟电路具有多个第二延迟单元，其中电性耦接第2至M行像素区块的数据线分别通过1至M-1级第二延迟单元电性耦接对应的像素区块。[0011]在一种选用的实施方式中，数据信号延迟电路具有多个第一解多工器，每一该些第一解多工器的一输入端电性耦接该些数据线其中之一，每一该些第一解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。[0012]在一种选用的实施方式中，栅极信号延迟电路及数据信号延迟电路分别具有多个延迟单元，该些延迟单元电性耦接该些像素区块，每一该些延迟单元具有至少一缓冲电路。[0013]在一种选用的实施方式中，栅级信号延迟电路具有多个第二解多工器，每一该些第一細多工器的一输入端电性親接该些概极线其中之~'，每一该些第二解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。附图说明[0014]图1为本发明第一实施例显示器示意图；[0015]图2为本发明第一实施例显示器细部示意图；[0016]图3A与图3B为本发明实施例数据缓冲电路单元及栅极缓冲电路单元的电路图；[0017]图4为缓冲电路单元输入信号以及输出信号波形图；[0018]图5为显示器栅极信号及数据信号波形图；[0019]图6为显示器信号延迟关系示意图；[0020]图7为本发明第二实施例显示器示意图；[0021]图8为本发明第二实施例显示器局部详细结构图；[0022]图9为本发明第三实施例显示器示意图；以及[0023]图10为本发明第三实施例显示器细部示意图。[0024]其中，附图标记：[0025]100显示器[0026]110栅极驱动电路[0027]112栅极线[0028]114栅极缓冲电路[0029]116栅极缓冲电路单元[0030]120数据驱动电路[0031]122数据线[0032]124数据缓冲电路[0033]126数据缓冲电路单元[0034]200显示器[0035]210栅极驱动电路[0036]212栅极线[0037]214栅极缓冲电路[0038]216栅极信号延迟电路[0039]218第二延迟单元[0040]220数据驱动电路[0041]222数据线[0042]224数据缓冲电路[0043]226数据信号延迟电路[0044]228第一延迟单元[0045]300显示器[0046]320第一解多工器[0047]B11〜BMN像素区块[0048]PX像素[0049]SIj〜S2_3信号[0050]VGHKVGH2电压电平[0051]VGL电压电平[0052]SGin、SDin信号[0053]SGout、SDout信号[0054]Vdata信号[0055]D延迟具体实施方式[0056]本揭示中所的用语一般具有其在本揭示背景领域中的通常意思，以及其在特定背景中使用时的意义。某些特定用以描述本揭示的用语将于后定义及讨论，或是在说明书中的其他地方讨论，以供做为本领域技术人员了解本揭示说明。除此之外，同一事物可能会以超过一种方式来说明，其意义应了解为可选择是多种说明方式的其中之一或整体意思。因此，在本文中会使用可替换性的语言以及同义词来表现任何一个或多个的用语，不论此用语是否有在本文中进行精辟的阐述或是讨论，使用可替换性的语言以及同义词均不具特定意义。本揭示提供某些用语的同义词。一或多个常用的同义词并不排除其他同义词的使用。本说明书中任何部分所提到的例子，包含所讨论的任何用语的例子，均仅用来说明，并无限制本揭示的范围及意义或是任何当作例子来说明的用语。同样地，本揭示也不受限于本说明书所提供的各种实施例。[0057]可被理解的是，当称一元件（电性耦接于另一元件时，其并不限制为为直接（电性耦接其他元件，可能或友介于其中间的元件可出现在其间。相反地，当称一元件直接电性耦接于另一元件时，并无介于中间的元件出现。其解读应视发明本质以及本领域技术人员的通常知识而定，举例而言，在电子电机领域，信号的路径之间可能可以加上开关、放大器及或解多工器等中间元件，但此中介元件的存在，并不排除其两端的电子元件之间的耦接关系。另一可被理解的是，本文对于信号传递或提供的描述，经传输的信号可能会产生衰减或失真，但仍与传输之前的信号具有对应的关系，通常不因传输过程中产生的衰减或失真情形而排除信号发射端与信号接收端两信号的对应关系。[0058]另一可被理解的是，当称一元件位于另一元件上时，其可为直接位于其他元件上、或介于其中间的元件可出现在其间。相反地，当称一元件直接位于另一元件上时，并无介于中间的元件出现。如于本文所使用，用语“和或”包含一个或多个相关的列出项目的任一与所有组合。[0059]另一可被理解的是，当本文指称一第一元件被一第二元件包围、围绕及环绕，并非指称第二元件紧密的围住第一元件，而使得第二元件之间全然没有间隙。[0060]另一可被理解的是，虽然在本揭示使用“第一，’、“第二，，和“第三”等用语来描述各种元件、零件、区域、层和或部分，但此些用语不应限制此些元件、零件、区域、层和或部分。此些用语仅用以区别一元件、零件、区域、层和或部分与另一元件、零件、区域、层和〆或部分。因此，可在不偏离本揭示所教示的情况下，将以下讨论的第一元件、零件、区域、层和或部分称为第二元件、零件、区域、层和或部分。_[0061]于本文所使用的用语仅用于描述特定实施例的目的，并非用以限制本揭示。如于本文所使用，除非内容清楚指定，单数形式“一”与“该”亦欲包含复数形式。将进一步了解的是，用语“包含，’或“具有，’应用在说明书中时，明确说明所述特征、区域、整体、步骤、操作、元素、及或构件的存在，但并未排除一或更多其他特征、区域、整体、步骤、操作、元件、零件及或其族群的存在或加入。[0062]此外，相对用语例如“下”或“底部”、“上”或“顶部”、和“左”或“右”，于本文中可用以描述如图中所绘示的一元件与另一元件的关系。可被理解的是，除了图中所描绘的方位夕卜，相对用语意欲包含元件的不同方位。例如:若图中的元件翻转，被描述为在此另一元件的“下”侧的元件接下来将位于此另一元件的“上”侧的方位。因此，例示性用语“下”根据图的特定方位可包含“下”和“上”的两方位。相同地，若图中的元件翻转，被描述为在另一元件“之下”或“下方”的元件接下来将位于此另一元件“上方”的方位。因此，例示性用语“之下”或“下方”可包含上方和下方的两方位。[0063]除非另有定义，否则在本文中所使用的所有用语包含科技与科学用语具有相同于熟习本揭示所属技术领域者所广为了解的意义。可进一步被理解的是，例如由常用辞典所定义等用语，应解释成具有与他们在相关领域和本揭露上下文中一致的意义，且将不会被以理想化或过度正式的意义来加以解读，除非在本文中被特别定义。[0064]如在本文中所使用的用语“大约”、“约”或“近乎”应大体上意指在给定值或范围的百分之二十以内，较佳为在百分之十以内，更佳为在百分之五以内。在此所提供的数量为近似，意指若无特别陈述，可以用语“大约”、“约”或“近乎”加以表示。[0065]如在本文使用的用语，并不限定于内文特定举出的示例。换言之，对于发明或者用数的具体范例，仅用以例示，并非用以限制本发明及申请专利范围的解释范围。[0066]请参考图1，图1为本发明第一实施例显示器示意图。显示器100包括个像素区±夬犯1〜BMN、栅极驱动电路110、数据驱动电路120、多条栅极线112、多条数据线122、多个栅极缓冲电路114以及多个数据缓冲电路124。[0067]像素区块B11〜BMN排列为具有N列及M行的像素区块矩阵，每一该些像素区块B11〜BMN具有多个像素PX，为方便说明，图1中每个像素区块仅绘示一个像素PX代表，其中N及M为大于2的整数，像素PX可以是液晶像素、自发光像素例如有机发光二极管或者是其他类型的显示像素如反射式显示器）。[0068]栅极驱动电路110电性耦接像素区块B11〜BMN，栅极驱动电路110可以是单一的集成电路、多个集成电路的总成或者是直接以半导体制程例如薄膜晶体管制程形成于显示器100的基板上的电路，当然也可以是上述实施方式的总成，栅极驱动电路110可用以提供像素区块Bl1〜冊N中的多个像素PX的栅极信号，以致能像素更新或发光等操作。在本例中，栅极信号可以打开像素PX的晶体管，而使得控制像素PX灰阶的信号能够写入像素px的电容中。[0069]数据驱动电路120电性耦接像素区块B11〜BMN，数据驱动电路120可以是单一的集成电路、多个集成电路的总成或者是直接以半导体制程例如薄膜晶体管制程形成于显示器100的基板上的电路，当然也可以是上述实施方式的总成，数据驱动电路120可用以提供像素区块B11〜BMN中的多个像素PX的显示信号，以使得像素PX可以根据数据信号来显示特定的灰阶。在液晶显示器中，显示信号可以控制像素PX的储存电容以及液晶电容的电压，进而控制液晶显示器像素PX的液晶操作。[0070]栅极线112电性耦接栅极驱动电路110,并且电性耦接像素区块B11〜BMN中的多个像素PX，请参考图2,图2为本发明第一实施例显示器细部示意图，图中以像素区块B11〜B22为例，绘示详细的显示器电路结构，多条栅极线Slj〜S2_3分别电性耦接被定义为同一行的多个像素PX，这些像素PX可以是在不同的像素区块中（例如栅极线Slj〜Sl_2电性耦接B11及B12之中定义为同一行的像素PX，栅极线112用以提供栅极驱动电路110所产生的栅极信号给对应的像素PX，以使得这些像素能够在适当的时间被驱动。[0071]数据线122电性耦接数据驱动电路120,并且电性耦接像素区块B11〜BMN中的多个像素PX，请再参考图2,多条数据线Dlj〜D2_3分别电性耦接被定义为同一列的多个像素PX，这些像素PX可以是在不同的像素区块中（例如数据线Dl_l〜Dl_2电性耦接B11及B21之中定义为同一列的像素PX，数据线122用以提供数据驱动电路120所产生的数据信号给对应的像素PX，以使得这些像素能够根据数据信号显示对应的灰阶。除此之外，图2中以每个像素区块具有9个像素PX为例，但实际上并不以此为线，像素区块B11〜BMN中的像素个数可以依照实际需求设计。[0072]栅极缓冲电路114电性耦接于像素区块B11〜BMN中两像素区块之间，栅极线112通过栅极缓冲电路114电性耦接像素PX。举例而言，栅极线112由像素区块B11朝像素区块B12延伸后，再进入像素区块B12之前会先连接栅极缓冲电路114,其信号经过栅极缓冲电路114的作用转换之后再提供给像素区块B12,之后再进入各像素区块之前，都可以再经由栅极缓冲电路114作用，因而对于信号产生缓冲buffer及或强化amplify的作用。[°073]数据缓冲电路124电性耦接像素区块B11〜BMN中两像素区块之间，数据线122通过数据缓冲电路124电性耦接像素PX。举例而言，数据线122由像素区块B11朝像素区块B21延伸后，其信号再进入像素区块B21之前会先输入数据缓冲电路124,经过数据缓冲电路124的作用转换之后再提供给像素区块B21，其信号之后再进入各像素区块之前，都可以再经由数据缓冲电路124,因而对于信号产生缓冲buffer及或强化amplify的作用。[0074]请参考图2,栅极缓冲电路114及数据缓冲电路124的具体设置方式如图所示，每条栅极线112可以搭配一个栅极缓冲电路单元116,栅极缓冲电路114可以具有多个栅极缓冲电路单元116,每一栅极缓冲电路单元116提供对应的栅极线112缓冲buffer及或强化amplify的作用。每条数据线122可以搭配一个数据缓冲电路单元126,数据缓冲电路124可以具有多个数据缓冲电路单元126,每一数据缓冲电路单元126提供对应的数据线122缓冲buffer及或强化amplify的作用。栅极缓冲电路114及数据缓冲电路124可以设置于显示器100之中，例如，以薄膜晶体管制程设置于像素PX之间，或者以经过封装的集成电路设置于显示器100显示区内。[0075]请参考图3A及图3B，图3A与图3B为本发明实施例数据缓冲电路单元126及栅极缓冲电路单元116的电路图。图3A与图3B仅为数据缓冲电路单元126及栅极缓冲电路单元116的示例。缓冲电路单元可以是多个例如2个反向器（Inveter的串连，反向器可以例如是CMOS反向器、PMOS反向器或NMOS反向器等。图中VGH、VGH1及VGH2为一第一电压电平例如为高电平），VGL为一第二电压电平例如为低电平），第一电压电平及第二电压电平分别作为系统电压。而SGin及SDin分别为栅极线或数据线上输入于缓冲电路单元的信号，SGout及SDout分别为栅极线或数据线上输出于缓冲电路单元的信号，用以提供给缓冲电路单元所电性耦接的栅极线或信号线。[0076]请参考图4,图4为缓冲电路单元输入信号以及输出信号波形图。由图4可以看到，经由缓冲电路单元可以提供信号较强的驱动力，使输出信号具有较佳的上升时间risingtime，但由于电路的特性，可能会产生延迟时间D。[0077]请参考图5,图5为显示器栅极信号及数据信号波形图。图5示例显示器100可以选用的其中一种驱动方式。但显示器1〇〇的驱动方式并不以此限。例如，栅极信号可以相互具有重叠时间、驱动上能够具有预充时间等…，必须说明的是，驱动方式并不限于本说明书列的范例。图5中栅极信号Sl_l〜S3_l循序的驱动，而当栅极信号开启其所电性耦接的行像素PX时，各数据线122提供该像素行中，各像素PX特定的数据电压Vdata，以使得各像素PX能够被更新。[0078]请参考图6,图6为显示器信号延迟关系示意图。图6仅绘示显示器100中，左上端5*5共25个像素区块B11〜B55,其中每个像素区块标示了数据线波形两波形中位于下侧的虚线及栅极线波形两波形中位于上侧的实线传递到该像素区块后时间的延迟。通过这25个像素区块的表示，技术人员可以了解整体显示器100各区块中，因为缓冲电路造成的数据信号及栅极信号的延迟。举例而言，位于对角线的像素区块，标示为synchronized，因为数据信号以及栅极信号传递到该区块时，经过了个数相同的栅极缓冲电路114及数据缓冲电路124,在每级栅极缓冲电路114及数据缓冲电路124延迟量相同相近的情形下，在对角线的区块其栅极信号以及数据信号具有相同相近的延迟量，因此大至同步。[0079]但是位于对角线之上的像素区块中，栅极信号传递到像素区块中所必须经过的栅极缓冲电路114多于数据信号传递到该像素区块中所必须经过的数据缓冲电路124,因此，栅极信号被产生了较多的延迟，图6中，以圆圈中的数字代表该区块中，栅极信号延迟于数据信号的单位延迟量。相对的，位于对角线之下的像素区块中，数据信号传递到该区块中所必须经过的数据缓冲电路114多于栅极信号传递到该区块中所必须经过的栅极缓冲电路1M，因此，数据信号被产生了较多的延迟，图6中，以三角形中的数字代表该区块中，数据信号延迟于栅极信号的单位延迟量。[0080]不同的延迟量，导致不同区块中，由数据驱动电路120提供的数据信号及栅极驱动电路110提供的栅极信号无法正确的同步，造成显示器写入时的异常。而且各像素区块B11〜BMN的延迟量或者延迟形态也都不同，为了使像素能够被正确的写入，上述问题是个需被解决的问题。[0081]有鉴于此，以下提供本发明第二实施例的显示器200。请参考图7,图7为本发明第二实施例显示器示意图。显示器200包括N*M个像素区块B11〜BMN、栅极驱动电路210、数据驱动电路220、多条栅极线212、多条数据线222、多个栅极缓冲电路214、多个数据缓冲电路224,上述元件其说明大致如以上对于显示器100的说明。除此之外，显示器200还包括栅极信号延迟电路216以及数据信号延迟电路226。除栅极信号延迟电路216以及数据信号延迟电路226之外，显示器2〇0各构件可以如上述显示器1〇〇的方式设置，或者基于显示器100的方式变化。[0082]栅极信号延迟电路216电性耦接栅极驱动电路210,栅极线212通过栅极信号延迟电路216电性耦接像素区块B11〜BMN。举例而言，栅极信号延迟电路216电性耦接于像素区块B11〜跟栅极驱动电路210之间，栅极信号延迟电路216用以接收栅极驱动电路210所提供的多个栅极信号，并且经过栅极信号延迟电路216的作用后，将通过栅极信号延迟电路216的栅极信号提供给对应的像素区块B11〜BMN中对应的像素PX。栅极信号延迟电路216用以根据各像素区块B11〜BMN的需求，提供适当的延迟，使得各像素区块B11〜bin的栅极信号以及数据信号能够达到较佳的同步性。栅极信号延迟电路216可以是单一的集成电路、多个集成电路的总成或者是直接以半导体制程例如薄膜晶体管制程形成于显示器2〇〇的基板上的电路，当然也可以是上述实施方式的总成。[0083]数据信号延迟电路226电性耦接数据驱动电路22〇,数据线222通过数据信号延迟电路226电性耦接像素区块B11〜BMN。举例而言，数据信号延迟电路226电性耦接于像素区块B11〜BMN跟数据驱动电路220之间，数据信号延迟电路226用以接收数据驱动电路220所提供的多个数据信号，并且经过数据信号延迟电路226的作用后，将通过数据信号延迟电路226的数据信号提供给对应的像素区块B11〜BMN中对应的像素PX。数据信号延迟电路226用以根据各像素区块B11〜BMN的需求，提供适当的延迟，使得各像素区块B11〜的数据信号以及栅极信号能够达到较佳的同步性。数据信号延迟电路226可以是单一的集成电路、多个集成电路的总成或者是直接以半导体制程例如薄膜晶体管制程形成于显示器2〇〇的基板上的电路，当然也可以是上述实施方式的总成。[0084]举例而言，电性耦接第2至N列的像素区块Bl1〜BMN的数据线所经由的数据信号延迟电路226的级数递增。详言之，像素区块B11、B21…BM1定义为同一列，像素区块B12、B22…BM2定义为同一列，也就是说像素区块标示为BXY中Y编码为相同的区块定义为同一列，而随着同列区块Y的编码提升（也就是显示器200由靠近栅极驱动电路210侧的像素区块列到远离栅极驱动电路210侧的像素区块列），用以提供这些区块列的数据线222所经过的数据信号延迟电路226的级数递增。[0085]更进一步的说，数据信号延迟电路226具有多个第一延迟单元228,这些第一延迟单元22S可以单独使用也可以相互串接，当第一延迟单元M8相互串接时，例如两个第一延迟单元228串接，我们称为级数为两级，依此类推。由于越远离栅极驱动电路210的像素区块所接收到的栅极信号经过了越多的栅极缓冲电路214,因此，其所接收到的栅极信号有越多的延迟，因此，这些像素区块所接收的数据信号，在数据信号延迟电路226中，通过较多的第一延迟单元228,以使数据信号产生相对应的延迟而能够搭配栅极信号的时序。第一延迟单元228具体实施方式可以参考图3A及图3B的揭示。[0086]举例来说，电性耦接第2至N列的像素区块BX2〜BXN其中X为1至M的数据线222分别通过1至N-1级第一延迟单元228电性耦接对应的像素区块。详言之，用来提供给第二列的像素区块B12、B22‘"BM2的数据线M2通过1级第一延迟单元228,而用来提供给第三列的像素区块B13、B23".BM3的数据线222通过2级第一延迟单元228,以此类推，而用来提供给第N列的像素区块B1N、B2N."BMN的数据线222通过N-1级第一延迟单元228。[0087]除此之外，其中数据信号延迟电路226对于电性耦接第1列像素区块B11、B21."BM1的数据线222的延迟量实质上等于0。也就是说，第一列的像素区块B11、B21."BM1可以不通过第一延迟单元228。[0088]详言之，请参考图S，图S为本发明第二实施例显示器局部详细结构图。图8仅绘示像素区块B11、B12、B13、B21、B22及B23。其中如上所述，电性耦接像素区块Bl1中的像素PX的数据线的延迟量实质上等于0,也就是不通过第一延迟单元228。[0089]除此之外，电性耦接第2至M行的像素区块B11〜BMN的栅极线212所经由的栅极信号延迟电路226的级数递增。详言之，像素区块B11、B12...BIN定义为同一行，像素区块B21、B22—B2N定义为同一行，也就是说像素区块标示为BXY中X编码为相同的区块定义为同一行，而随着同行区块X的编码提升也就是显示器200由靠近数据驱动电路220侧的像素区块行到远离数据驱动电路220侧的像素区块行），用以提供这些区块行的栅极线212所经过的栅极信号延迟电路216的级数递增。[0090]更进一步的说栅极信号延迟电路216具有多个第二延迟单元218,这些第二延迟单元21S可以单独使用也可以相互串接，当第二延迟单元218相互串接时，例如两个第二延迟单元21S串接，我们称为级数为两级，依此类推。由于越远离数据驱动电路220的像素区块所接收到的数据信号经过了越多的数据缓冲电路224,因此，其所接收到的数据信号有越多的延迟，因此，这些像素区块所接收的栅极信号，在栅极信号延迟电路216中，通过较多的第二延迟单元21S，以使栅极信号产生相对应的延迟而能够搭配数据信号的时序。第二延迟单元218具体实施方式可以参考图3A及图3B的揭示。[0091]举例来说，电性耦接第2至M行像素区块B2Y〜BMY其中Y为1至N的数据线分别通过1至M-1级第二延迟单元218电性耦接对应的像素区块。详言之，用来提供给第二行的像素区块B21、B22‘"B2N的栅极线212通过1级第二延迟单元218,而用来提供给第三列的像素区块B31、B32‘"B3N的栅极线212通过2级第二延迟单元218，以此类推，而用来提供给第M行的像素区块BM1、BM2."BMN的栅极线212通过M-1级第二延迟单元218。[0092]除此之外，其中栅极信号延迟电路216对于电性耦接第1行像素区块B1KB12-.BIN的数据线222的延迟量实质上等于〇。也就是说，提供给第丨行像素区块B11、B12...B1N的栅极线212可以不通过第二延迟单元218。[0093]请参考图9,图9为本发明第三实施例显示器示意图。与前述各实施例的显示器架构大致相同。差异主要在于显示器300的数据信号延迟电路226具有多个第一解多工器320。请参考图10，图10为本发明第三实施例显示器细部示意图。第一解多工器320的输入端电性耦接数据线222其中之一，第一解多工器320的多个输出端分别电性耦接具有不同延迟量的传输路径。举例来说，第一解多工器320可以直接电性耦接延伸进入显示区的数据线222,而不以额外的第一延迟单元2¾造成延迟，而第一解多工器320的其他输出端可以各别电性耦接具有一个第一延迟单元228、二个第一延迟单元228…至N-1个第一延迟单元228相互串接的路径。据此，可以通过第一解多工器320的信号选择，控制数据线222提供的数据信号的传递路径，进而可以依照实际情形，通过第一解多工器320的信号操作，提供所需要的信号延迟量给各数据线222。[0094]除此之外，显示器3〇〇的栅级信号延迟电路216具有多个第二解多工器310，第二解多工器310的一输入端电性耦接栅极线212其中之一，第二解多工器310的多个输出端分别电性耦接具有不同延迟量的传输路径。举例来说，第二解多工器310可以直接电性耦接延伸进入显示区的栅极线212,而不以额外的第二延迟单元218造成延迟，而第二解多工器310的其他输出端可以各别电性耦接具有一个第二延迟单元218、二个第二延迟单元218.••至M-1个第二延迟单元218元相互串接的路径。据此，可以通过第二解多工器310的信号选择，控制栅极线212提供的数据信号的传递路径，进而可以依照实际情形，通过第二解多工器310的信号操作，提供所需要的信号延迟量给各栅极线222。第一解多工器320及第二解多工器310可以分别以多个不同的开关n、T2〜Tn来实现，通过开关Tl、T2-_Tn的选择可以使得信号能够通过不同延迟量的路径。[0095]上述各数据信号延迟电路226以及栅极信号延迟电路216可以薄膜晶体管制程设置于显示面板上，也可以使用具有封装的集成电路，经过贴合而设置于显示面板上，除此之夕卜，数据信号延迟电路226以及栅极信号延迟电路216也可以与数据驱动电路220及栅极驱动电路210整合一起。[0096]本发明实施例通过数据信号延迟电路以及栅极信号延迟电路的设置，可以降低显不面板内部信号传的所造成的不同步现象。[0097]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

权利要求：1.一种显示器，其特征在于，包括：N*M个像素区块，排列为具有N列及M行的像素区块矩阵，每一该些像素区块具有多个像素，其中N及M为大于2的整数；一栅极驱动电路，电性耦接该些像素区块；一数据驱动电路，电性耦接该些像素区块；多条栅极线，每一该些栅极线电性耦接该栅极驱动电路，并且电性耦接该些像素区块中的多个像素；多条数据线，每一该些数据线电性耦接该数据驱动电路，并且电性耦接该些像素区块中的多个像素；多个栅极缓冲电路，每一该些栅极缓冲电路电性耦接该N*M个像素区块中两像素区块之间，每一该些栅极线通过该些栅极缓冲电路电性耦接该些像素；多个数据缓冲电路，每一该些数据缓冲电路电性耦接该N*M个像素区块中两像素区块之间，每一该些数据线通过该些数据缓冲电路电性耦接该些像素；一栅极信号延迟电路，电性耦接该栅极驱动电路，该些栅极线通过该栅极信号延迟电路电性耦接该些像素区块;以及一数据信号延迟电路，电性耦接该数据驱动电路，该些数据线通过该数据信号延迟电路电性耦接该些像素区块。2.如权利要求1所述的显示器，其特征在于，电性耦接第2至N列的像素区块的数据线所经由的该数据信号延迟电路的级数递增。3.如权利要求2所述的显示器，其特征在于，该数据信号延迟电路对于电性耦接第1列像素区块的数据线的延迟量实质上等于0。4.如权利要求2所述的显示器，其特征在于，该数据信号延迟电路具有多个第一延迟单元，其中电性耦接第2至N列像素区块的数据线分别通过1至N-1级第一延迟单元电性耦接对应的像素区块。5.如权利要求1所述的显示器，其特征在于，电性耦接第2至M行的像素区块的栅极线所经由的栅极信号延迟电路的级数递增。6.如权利要求4所述的显示器，其特征在于，该栅极信号延迟电路对于电性耦接第1行像素区块的栅极线的延迟量实质上等于〇。7.如权利要求4所述的显示器，其特征在于，该栅极信号延迟电路具有多个第二延迟单元，其中电性耦接第2至M行像素区块的数据线分别通过1至M-1级第二延迟单元电性耦接对应的像素区块。8.如权利要求1所述的显示器，其特征在于，该数据信号延迟电路具有多个第一解多工器，每一该些第一解多工器的一输入端电性耦接该些数据线其中之一，每一该些第一解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。9.如权利要求1所述的显示器，其特征在于，该栅级信号延迟电路具有多个第二解多工器，每一该些第二解多工器的一输入端电性耦接该些栅极线其中之一，每一该些第二解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。10.如权利要求1所述的显示器，其特征在于，该栅极信号延迟电路及该数据信号延迟电路分别具有多个延迟单元，该些延迟单元电性耦接该些像素区块，每一该些延迟单元具有至少一缓冲电路。

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