申请/专利权人：上海华力集成电路制造有限公司

申请日：2018-03-14

公开（公告）日：2020-11-24

公开（公告）号：CN108511015B

主分类号：G11C11/413(20060101)

分类号：G11C11/413(20060101);G11C7/06(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.24#授权;2018.10.09#实质审查的生效;2018.09.07#公开

摘要：本发明公开了一种SRAM的读取电路，SRAM的存储单元都包括两根互补的位线组，位线组之间设置有存储单元对应的读取子电路，各读取子电路包括：两个以上的感测放大器和一个多数表决逻辑电路；各感测放大器的第一输入端都连接到对应的位线组中的第一位线、第二输入端都连接到对应的位线组中的第二位线；各感测放大器的输出端连接到多数表决逻辑电路的输入端，多数表决逻辑电路的输出端输出的表决结果作为对应的存储单元的读取结果。本发明还公开了一种SRAM的读取方法。本发明能降低甚至消除由于感测放大器的输入失调电压所引起的读取错误几率，不需要增加使用硅片的面积，不需要改变电路的操作模式。

主权项：1.一种SRAM的读取电路，其特征在于：SRAM的存储单元都包括两根互补的位线组，各所述存储单元的位线组之间设置有所述存储单元对应的读取子电路，各所述读取子电路包括：两个以上的感测放大器和一个多数表决逻辑电路；各所述感测放大器的第一输入端都连接到对应的所述位线组中的第一位线，各所述感测放大器的第二输入端都连接到对应的所述位线组中的第二位线；各所述感测放大器的输出端连接到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路的输出端输出的表决结果作为对应的所述存储单元的读取结果，通过增加所述感测放大器的组数来降低所述感测放大器的输入失调电压对所述读取结果的影响并降低读取错误率。

全文数据：SRAM的读取电路及方法技术领域[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种静态随机存取内存SRAM的读取电路;本发明还涉及一种SRAM的读取方法。背景技术_[0002]如图1所示，是现有SRAM的存储单元对应的读取子电路的电路图；读取子电路101设置在存储单元对应的两根成组的且互补的位线之间即位线BL和BLB，即位线BL和BLB组成位线组，读取子电路101设置在位线组之间。在SARM的存储阵列中同一列的各存储单元的位线组相同，通常同一列的各存储单元共用相同的读取子电路101，图1中显示了读取子电路101位于两根虚线之间，表亦读取子电路101设置在同一存储单元列上。[0003]图1中的读取子电路101仅包括了一个感测放大器SenseAmplifier，SA102,感测放大器102的两根输入端分别连接位线组中的位线BL和BLB，位线BL和BLB的信号互补且读取时会呈反相状态。感测放大器102的输出端Output输出读取结果。[0004]通常，感测放大器102不可避免的具有输入失调电压（inputoffsetvoltage，随着技术的进步，工艺不断发展并是器件的特征尺寸不断降低，这会使得感测放大器102的输入失调电压变大，输入失调电压的变大会影响感测放大器102的输出并会造成读取错误，随着的工艺的发展，这种由输入失调电压的变大而引起的读取错误的几率越来越大，有必要降低甚至消除这种由输入失调电压的变大而引起的读取错误几率。发明内容[0005]本发明所要解决的技术问题是提供一种SRAM的读取电路，能降低甚至消除由于感测放大器的输入失调电压所引起的读取错误几率。为此，本发明还提供一种SRAM的读取方法。[0006]为解决上述技术问题，本发明提供的SRAM的读取电路中SRAM的存储单元都包括两根互补的位线组，各所述存储单元的位线组之间设置有所述存储单元对应的读取子电路，各所述读取子电路包括：[0007]两个以上的感测放大器和一个多数表决逻辑电路。[0008]各所述感测放大器的第一输入端都连接到对应的所述位线组中的第一位线，各所述感测放大器的第二输入端都连接到对应的所述位线组中的第二位线。[0009]各所述感测放大器的输出端连接到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路的输出端输出的表决结果作为对应的所述存储单元的读取结果，通过增加所述感测放大器的组数来降低所述感测放大器的输入失调电压对所述读取结果的影响并降低读取错误率。[0010]进一步的改进是，随着特征尺寸的变小，所述感测放大器的输入失调电压会变大，各所述读取子电路中的所述感测放大器的个数根据降低所述读取错误率的要求保持不变或增加。[0011]进一步的改进是，同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路。[0012]进一步的改进是，不同列对应的所述读取子电路的结构相同。[0013]进一步的改进是，各所述读取子电路对应的所述感测放大器的为两个，所述多数表决逻辑电路采用或门。[0014]进一步的改进是，各所述读取子电路设置在对应的所述位线组的布局宽度范围内。[0015]为解决上述技术问题，本发明提供的SRAM的读取方法包括如下步骤：[0016]步骤一、进行SRAM的存储单元的读取子电路的设置，所述SRAM的存储单元都包括两根互补的位线组，所述读取子电路设置在各所述存储单元的位线组之间；将各所述读取子电路的感测放大器的个数设置为两个以上，在所述读取子电路中设置一个多数表决逻辑电路。[0017]各所述感测放大器的第一输入端都连接到对应的所述位线组中的第一位线，各所述感测放大器的第二输入端都连接到对应的所述位线组中的第二位线。[0018]各所述感测放大器的输出端连接到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路的输出端作为所述读取子电路的输出端。[0019]步骤二、进行所述SRAM的存储单元的读取时，对应的所述读取子电路的各所述感测放大器都形成相应的感测输出结果并输入到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路对所述感测输出结果进行多数表决并形成表决结果，以所述表决结果作为对应的所述存储单元的读取结果;各所述感测放大器的输入失调电压的增加会使对应的所述感测输出结果的错误率增加，所述多数表决逻辑电路降低所述感测输出结果的错误率对所述读取结果的影响从而降低所述读取错误率。[0020]进一步的改进是，随着特征尺寸的变小，所述感测放大器的输入失调电压会变大，各所述读取子电路中的所述感测放大器的个数根据降低所述读取错误率的要求保持不变或增加。[0021]进一步的改进是，同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路。[0022]进一步的改进是，不同列对应的所述读取子电路的结构相同。[0023]进一步的改进是，各所述读取子电路对应的所述感测放大器的为两个，所述多数表决逻辑电路采用或门。[0024]进一步的改进是，各所述读取子电路设置在对应的所述位线组的布局宽度范围内。[0025]本发明从本发明所要解决的技术问题出发对读取电路中各位线组对应的读取子电路做了特别的设计，主要是采用了两个以上的感测放大器同时读取对应的位线组的电压差，之后在将各感测放大器的输出连接到多数表决逻辑电路进行表决并以多数表决逻辑电路的输出端输出的表决结果作为对应的存储单元的读取结果，虽然各感测放大器本身的感测输出结果的错误几率会随着工艺的发展而增加，但是通过表决后的最后读取结果的错误几率将会是各感测放大器本身的感测输出结果的错误几率的乘积，故最后读取结果的错误几率会大大降低;而且，如果读取结果的错误几率大于要求值，本发明能够进一步增加相应的感测放大器的数量，从而能进一步读取结果的错误几率并使错误几率达到要求值，所以能降低甚至消除由于感测放大器的输入失调电压所引起的读取错误几率。[0026]另外，本发明的读取子电路和现有的读取子电路相比，仅需要通过增加感测放大器以及增加一个表决逻辑电路即可实现，而且整个读取子电路仅需设置在位线组的布局宽度范围内，故本发明并不需要增加使用硅片的面积。[0027]另外，本发明的读取操作中，本发明对读取子电路的操作模式和现有技术中对相应的读取子电路的操作模式是相同的，也即本发明的读取子电路也是在读取操作模式下通过检测对应的位线组的电压差并最后自动输出一个读取结果，所以本发明的读取操作模式不需要做任何改变，所以本发明不需要改变电路的操作模式。附图说明[0028]下面结合附图和具体实施方式对本发明作进一步详细的说明：[0029]图1是现有SRAM的存储单元对应的读取子电路的电路图；[0030]图2是本发明实施例SRAM的存储单元对应的读取子电路的电路图。具体实施方式[0031]如图2所示，是本发明实施例SRAM的存储单元对应的读取子电路1的电路图，本发明实施例SRAM的读取电路中SRAM的存储单元都包括两根互补的位线组即位线BL和BLB，各所述存储单元的位线组之间设置有所述存储单元对应的读取子电路丨，各所述读取子电路1包括：[0032]两个以上的感测放大器2和一个多数表决逻辑电路3。[0033]各所述感测放大器2的第一输入端都连接到对应的所述位线组中的第一位线BL，各所述感测放大器2的第二输入端都连接到对应的所述位线组中的第二位线BLB。[0034]各所述感测放大器2的输出端连接到所述多数表决逻辑电路3的输入端，所述多数表决逻辑电路3的输出端Output输出的表决结果作为对应的所述存储单元的读取结果，通过增加所述感测放大器2的组数来降低所述感测放大器2的输入失调电压对所述读取结果的影响并降低读取错误率。[0035]随着特征尺寸的变小，所述感测放大器2的输入失调电压会变大，各所述读取子电路1中的所述感测放大器2的个数根据降低所述读取错误率的要求保持不变或增加;也即当所述感测放大器2的输入失调电压会变大后，各所述读取子电路1中的所述感测放大器2的个数满足对应的读取错误率的要求时，所述感测放大器2的数量保持不变;而当所述感测放大器2的输入失调电压会变大后，读取错误率大于要求值时，可以增加所述感测放大器2的数量。[0036]同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路1。图2中，所示读取子电路1显示位于两根虚线之间，两根虚线之间表示同一列的存储单JL〇[0037]不同列对应的所述读取子电路1的结构相同。[0038]图2中显示了，各所述读取子电路1对应的所述感测放大器2的为两个，所述多数表决逻辑电路3采用或门。在其它实施例中，各所述读取子电路1对应的所述感测放大器2的个数也能为其它值，如3个，4个，8个等。所述多数表决逻辑电路3也能采用其它逻辑电路，能实现多数表决即可。[0039]各所述读取子电路1设置在对应的所述位线组的布局宽度范围内。所以本发明实施例并不会增加硅片的面积。[0040]本发明实施例从本发明所要解决的技术问题出发对读取电路中各位线组对应的读取子电路1做了特别的设计，主要是采用了两个以上的感测放大器2同时读取对应的位线组的电压差，之后在将各感测放大器2的输出连接到多数表决逻辑电路3进行表决并以多数表决逻辑电路3的输出端Output输出的表决结果作为对应的存储单元的读取结果，虽然各感测放大器2本身的感测输出结果的错误几率会随着工艺的发展而增加，但是通过表决后的最后读取结果的错误几率将会是各感测放大器2本身的感测输出结果的错误几率的乘积，故最后读取结果的错误几率会大大降低；而且，如果读取结果的错误几率大于要求值，本发明实施例能够进一步增加相应的感测放大器2的数量，从而能进一步读取结果的错误几率并使错误几率达到要求值，所以能降低甚至消除由于感测放大器2的输入失调电压所引起的读取错误几率。[0041]另外，本发明实施例的读取子电路1和现有的读取子电路1相比，仅需要通过增加感测放大器2以及增加一个表决逻辑电路即可实现，而且整个读取子电路丨仅需设置在位线组的布局宽度范围内，故本发明实施例并不需要增加使用硅片的面积。[0042]另外，本发明实施例的读取操作中，本发明实施例对读取子电路1的操作模式和现有技术中对相应的读取子电路1的操作模式是相同的，也即本发明实施例的读取子电路1也是在读取操作模式下通过检测对应的位线组的电压差并最后自动输出一个读取结果，所以本发明实施例的读取操作模式不需要做任何改变，所以本发明实施例不需要改变电路的操作模式。[0043]本发明实施例SRAM的读取方法包括如下步骤：[0044]步骤一、进行SRAM的存储单元的读取子电路1的设置，所述SRAM的存储单元都包括两根互补的位线组，所述读取子电路1设置在各所述存储单元的位线组之间；将各所述读取子电路1的感测放大器2的个数设置为两个以上，在所述读取子电路1中设置一个多数表决逻辑电路3。[0045]各所述感测放大器2的第一输入端都连接到对应的所述位线组中的第一位线BL，各所述感测放大器2的第二输入端都连接到对应的所述位线组中的第二位线BLB。[0046]各所述感测放大器2的输出端连接到所述多数表决逻辑电路3的输入端，所述多数表决逻辑电路3的输出端Output作为所述读取子电路1的输出端。[0047]随着特征尺寸的变小，所述感测放大器2的输入失调电压会变大，各所述读取子电路1中的所述感测放大器2的个数根据降低所述读取错误率的要求保持不变或增加。[0048]同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路1。[0049]不同列对应的所述读取子电路1的结构相同。[0050]各所述读取子电路1对应的所述感测放大器2的为两个，所述多数表决逻辑电路3采用或门。[0051]各所述读取子电路1设置在对应的所述位线组的布局宽度范围内。[0052]步骤二、进行所述SRAM的存储单元的读取时，对应的所述读取子电路1的各所述感测放大器2都形成相应的感测输出结果并输入到所述多数表决逻辑电路3的输入端，所述多数表决逻辑电路3对所述感测输出结果进行多数表决并形成表决结果，以所述表决结果作为对应的所述存储单元的读取结果;各所述感测放大器2的输入失调电压的增加会使对应的所述感测输出结果的错误率增加，所述多数表决逻辑电路3降低所述感测输出结果的错误率对所述读取结果的影响从而降低所述读取错误率。[0053]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

权利要求：1.一种SRAM的读取电路，其特征在于:SRAM的存储单元都包括两根互补的位线组，各所述存储单元的位线组之间设置有所述存储单元对应的读取子电路，各所述读取子电路包括：两个以上的感测放大器和一个多数表决逻辑电路；各所述感测放大器的第一输入端都连接到对应的所述位线组中的第一位线，各所述感测放大器的第二输入端都连接到对应的所述位线组中的第二位线；各所述感测放大器的输出端连接到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路的输出端输出的表决结果作为对应的所述存储单元的读取结果，通过增加所述感测放大器的组数来降低所述感测放大器的输入失调电压对所述读取结果的影响并降低读取错误率。2.如权利要求1所述的SRAM的读取电路，其特征在于：随着特征尺寸的变小，所述感测放大器的输入失调电压会变大，各所述读取子电路中的所述感测放大器的个数根据降低所述读取错误率的要求保持不变或增加。_3.如权利要求1所述的SRAM的读取电路，其特征在于：同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路。4.如权利要求3所述的SRAM的读取电路，其特征在于:不同列对应的所述读取子电路的结构相同。5.如权利要求1所述的SRAM的读取电路，其特征在于:各所述读取子电路对应的所述感测放大器的为两个，所述多数表决逻辑电路采用或门。6.如权利要求1所述的SRAM的读取电路，其特征在于:各所述读取子电路设置在对应的所述位线组的布局宽度范围内。7.—种SRAM的读取方法，其特征在于，包括如下步骤：步骤一、进行SRAM的存储单元的读取子电路的设置，所述SRAM的存储单元都包括两根互补的位线组，所述读取子电路设置在各所述存储单元的位线组之间；将各所述读取子电路的感测放大器的个数设置为两个以上，在所述读取子电路中设置一个多数表决逻辑电路；各所述感测放大器的第一输入端都连接到对应的所述位线组中的第一位线，各所述感测放大器的第二输入端都连接到对应的所述位线组中的第二位线；各所述感测放大器的输出端连接到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路的输出端作为所述读取子电路的输出端；步骤二、进行所述SRAM的存储单元的读取时，对应的所述读取子电路的各所述感测放大器都形成相应的感测输出结果并输入到所述多数表决逻辑电路的输入端，所述多数表决逻辑电路对所述感测输出结果进行多数表决并形成表决结果，以所述表决结果作为对应的所述存储单元的读取结果;各所述感测放大器的输入失调电压的增加会使对应的所述感测输出结果的错误率增加，所述多数表决逻辑电路降低所述感测输出结果的错误率对所述读取结果的影响从而降低所述读取错误率。8.如权利要求7所述的SRAM的读取方法，其特征在于：随着特征尺寸的变小，所述感测放大器的输入失调电压会变大，各所述读取子电路中的所述感测放大器的个数根据降低所述读取错误率的要求保持不变或增加。9.如权利要求7所述的SRAM的读取方法，其特征在于：同一列的各所述存储单元共用相同的所述位线组以及共用相同的所述读取子电路。10.如权利要求9所述的SRAM的读取方法，其特征在于:不同列对应的所述读取子电路的结构相同。11.如权利要求7所述的SRAM的读取方法，其特征在于:各所述读取子电路对应的所述感测放大器的为两个，所述多数表决逻辑电路采用或门。12.如权利要求7所述的SRAM的读取方法，其特征在于：各所述读取子电路设置在对应的所述位线组的布局宽度范围内。

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