申请/专利权人：福州大学

申请日：2019-07-11

公开（公告）日：2020-11-24

公开（公告）号：CN110336559B

主分类号：H03L7/085(20060101)

分类号：H03L7/085(20060101);G06F1/04(20060101);G06F1/24(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.24#授权;2019.11.08#实质审查的生效;2019.10.15#公开

摘要：本发明涉及一种复位信号和采样时钟信号发生装置及其控制方法，包括鉴相器、第一时钟信号发生器、第二时钟信号发生器、复位信号发生器以及初始化单元；包括三个输入信号，分别为输入信号A、输入信号B以及输入信号C；包括六个输出信号，分别为时钟输出信号A、时钟输出信号B、时钟输出信号C、时钟输出信号D、复位输出信号A以及复位输出信号B。本发明可用于数字锁相环电路中作为采样电路的驱动装置。

主权项：1.一种复位信号和采样时钟信号发生装置，其特征在于，包括鉴相器、第一时钟信号发生器、第二时钟信号发生器、复位信号发生器以及初始化单元；包括三个输入信号，分别为输入信号A、输入信号B以及输入信号C；包括六个输出信号，分别为时钟输出信号A、时钟输出信号B、时钟输出信号C、时钟输出信号D、复位输出信号A以及复位输出信号B；输入信号A与输入信号B分别连接至鉴相器的第一输入端与第二输入端，输入信号C连接至初始化单元的第二输入端；所述鉴相器的第一输出端连接至第一时钟信号发生器的第一输入端，所述鉴相器的第二输出端连接至第一时钟信号发生器的第二输入端，所述鉴相器的第三输出端分别连接至初始化单元的第一输入端、复位信号发生器的第三输入端；所述初始化单元的第一输出端与第二输出端分别连接至所述复位信号发生器的第一输入端与第二输入端；所述复位信号发生器的第一输出端输出复位输出信号A，并分别连接至第一时钟信号发生器的第三输入端以及第二时钟发生器的第一输入端；所述复位信号发生器的第二输出端输出复位输出信号B，并连接至第二时钟信号发生器的第二输入端；所述第一时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号A与时钟输出信号B，所述第二时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号C与时钟输出信号D。

全文数据：一种复位信号和采样时钟信号发生装置及其控制方法技术领域本发明涉及驱动电路设计领域，特别是一种复位信号和采样时钟信号发生装置及其控制方法。背景技术载波锁相环电路（PLL）是接收机的核心部件，现多用数字锁相环取代了传统的模拟环。数字锁相环的特点为采用数字器件控制数控振荡器（numeralcontroloscillator，NCO）实现预设频率输出；具有高鲁棒性、强移植性、低成本特性等优点，因此是当前通信技术的核心部件和研究热点。然而，数字锁相环电路设计需要解决的一个关键问题是如何有效的采样、鉴别和处理参考时钟和NCO输出时钟之间的相位差。当前技术很少能够快速有效地根据利用参考时钟和NCO输出时钟抽取控制时钟，进而有效驱动数字锁相环完成对该相位差的采样。发明内容有鉴于此，本发明的目的是提出一种复位信号和采样时钟信号发生装置及其控制方法，能够根据两路时钟信号输出四路时钟信号与两路复位信号，用于驱动数字锁相环进行输入相位差的采样、鉴别和处理。本发明采用以下方案实现：一种复位信号和采样时钟信号发生装置，具体包括鉴相器、第一时钟信号发生器、第二时钟信号发生器、复位信号发生器以及初始化单元；包括三个输入信号，分别为输入信号A、输入信号B以及输入信号C；包括六个输出信号，分别为时钟输出信号A、时钟输出信号B、时钟输出信号C、时钟输出信号D、复位输出信号A以及复位输出信号B；输入信号A与输入信号B分别连接至鉴相器的第一输入端与第二输入端，输入信号C连接至初始化单元的第二输入端；所述鉴相器的第一输出端连接至第一时钟信号发生器的第一输入端，所述鉴相器的第二输出端连接至第一时钟信号发生器的第二输入端，所述鉴相器的第三输出端分别连接至初始化单元的第一输入端、复位信号发生器的第三输入端；所述初始化单元的第一输出端与第二输出端分别连接至所述复位信号发生器的第一输入端与第二输入端；所述复位信号发生器的第一输出端输出复位输出信号A，并分别连接至第一时钟信号发生器的第三输入端以及第二时钟发生器的第一输入端；所述复位发生器的第二输出端输出复位输出信号B，并连接至第二时钟信号发生器的第二输入端；所述第一时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号A与时钟输出信号B，所述第二时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号C与时钟输出信号D。本发明还提供了一种基于上文所述的复位信号和采样时钟信号发生装置的控制方法，具体为：设高电平为有效电平，低电平为无效电平，则：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的上升沿将触发鉴相输出A信号变为高电平；输入信号B的上升沿将触发鉴相输出B信号变为高电平；当鉴相输出A信号和鉴相输出B信号都为高电平时，鉴相输出C信号将输出一低电平短脉冲，该低电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为低电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为高电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于低电平；当输入信号C由低电平变为高电平后，鉴相输出C信号上产生的第一个低电平脉冲将造成使能A信号变为高电平，其产生的第二个低电平脉冲将造成使能B信号变为高电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的低电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为低电平时，强制将复位输出信号A设置为低电平；同时，复位输出信号B受使能B信号控制，当使能B信号为低电平时，强制将复位输出信号B设置为低电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为低电平时，时钟输出信号C将被强制为低电平；否则，复位输出信号A上出现的上升沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为高电平；当复位输出信号A为低电平时，时钟输出信号D将被强制为低电平；否则，复位输出信号B上出现的上升沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为高电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为低电平时，强制将时钟输出信号A和时钟输出信号B设置为低电平；当复位输出信号A为高电平时，鉴相输出A信号上出现的上升沿将触发时钟输出信号A为高电平；当复位输出信号A为高电平时，鉴相输出B信号上出现的上升沿将触发时钟输出信号B为高电平。较佳的，当设低电平为有效电平，高电平为无效电平时，上文所述的上升沿将对应为下降沿，低电平短脉冲应当对应为高电平短脉冲，具体如下：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的下降沿将触发鉴相输出A信号变为低电平；输入信号B的下降沿将触发鉴相输出B信号变为低电平；当鉴相输出A信号和鉴相输出B信号都为低电平时，鉴相输出C信号将输出一高电平短脉冲，该高电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为高电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为低电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于高电平；当输入信号C由高电平变为低电平后，鉴相输出C信号上产生的第一个高电平脉冲将造成使能A信号变为低电平，其产生的第二个高电平脉冲将造成使能B信号变为低电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的高电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为高电平时，强制将复位输出信号A设置为高电平；同时，复位输出信号B受使能B信号控制，当使能B信号为高电平时，强制将复位输出信号B设置为高电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为高电平时，时钟输出信号C将被强制为高电平；否则，复位输出信号A上出现的下降沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为低电平；当复位输出信号A为高电平时，时钟输出信号D将被强制为高电平；否则，复位输出信号B上出现的下降沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为低电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为高电平时，强制将时钟输出信号A和时钟输出信号B设置为高电平；当复位输出信号A为低电平时，鉴相输出A信号上出现的下降沿将触发时钟输出信号A为低电平；当复位输出信号A为低电平时，鉴相输出B信号上出现的下降沿将触发时钟输出信号B为低电平。与现有技术相比，本发明有以下有益效果：本发明的电路与控制方法简单，可以从输入时钟中抽取输出四路时钟信号与两路复位信号以驱动数字锁相环工作，而无需其他辅助时钟。附图说明图1为本发明实施例的电路原理示意图。图2为本发明实施例的具体电路连接示意图。图3为本发明实施例的电路工作时的时序图。具体实施方式下面结合附图及实施例对本发明做进一步说明。应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和或“包括”时，其指明存在特征、步骤、操作、器件、组件和或它们的组合。如图1所示，本实施例提供了一种复位信号和采样时钟信号发生装置，具体包括鉴相器、第一时钟信号发生器、第二时钟信号发生器、复位信号发生器以及初始化单元；包括三个输入信号，分别为输入信号A、输入信号B以及输入信号C；包括六个输出信号，分别为时钟输出信号A、时钟输出信号B、时钟输出信号C、时钟输出信号D、复位输出信号A以及复位输出信号B；输入信号A与输入信号B分别连接至鉴相器的第一输入端与第二输入端，输入信号C连接至初始化单元的第二输入端；所述鉴相器的第一输出端连接至第一时钟信号发生器的第一输入端，所述鉴相器的第二输出端连接至第一时钟信号发生器的第二输入端，所述鉴相器的第三输出端分别连接至初始化单元的第一输入端、复位信号发生器的第三输入端；所述初始化单元的第一输出端与第二输出端分别连接至所述复位信号发生器的第一输入端与第二输入端；所述复位信号发生器的第一输出端输出复位输出信号A，并分别连接至第一时钟信号发生器的第三输入端以及第二时钟发生器的第一输入端；所述复位发生器的第二输出端输出复位输出信号B，并连接至第二时钟信号发生器的第二输入端；所述第一时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号A与时钟输出信号B，所述第二时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号C与时钟输出信号D。本实施例还提供了一种基于上文所述的复位信号和采样时钟信号发生装置的控制方法，具体为：设高电平为有效电平，低电平为无效电平，则：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的上升沿将触发鉴相输出A信号变为高电平；输入信号B的上升沿将触发鉴相输出B信号变为高电平；当鉴相输出A信号和鉴相输出B信号都为高电平时，鉴相输出C信号将输出一低电平短脉冲，该低电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为低电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为高电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于低电平；当输入信号C由低电平变为高电平后，鉴相输出C信号上产生的第一个低电平脉冲将造成使能A信号变为高电平，其产生的第二个低电平脉冲将造成使能B信号变为高电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的低电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为低电平时，强制将复位输出信号A设置为低电平；同时，复位输出信号B受使能B信号控制，当使能B信号为低电平时，强制将复位输出信号B设置为低电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为低电平时，时钟输出信号C将被强制为低电平；否则，复位输出信号A上出现的上升沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为高电平；当复位输出信号A为低电平时，时钟输出信号D将被强制为低电平；否则，复位输出信号B上出现的上升沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为高电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为低电平时，强制将时钟输出信号A和时钟输出信号B设置为低电平；当复位输出信号A为高电平时，鉴相输出A信号上出现的上升沿将触发时钟输出信号A为高电平；当复位输出信号A为高电平时，鉴相输出B信号上出现的上升沿将触发时钟输出信号B为高电平。较佳的，当设低电平为有效电平，高电平为无效电平时，上文所述的上升沿将对应为下降沿，低电平短脉冲应当对应为高电平短脉冲，具体如下：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的下降沿将触发鉴相输出A信号变为低电平；输入信号B的下降沿将触发鉴相输出B信号变为低电平；当鉴相输出A信号和鉴相输出B信号都为低电平时，鉴相输出C信号将输出一高电平短脉冲，该高电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为高电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为低电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于高电平；当输入信号C由高电平变为低电平后，鉴相输出C信号上产生的第一个高电平脉冲将造成使能A信号变为低电平，其产生的第二个高电平脉冲将造成使能B信号变为低电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的高电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为高电平时，强制将复位输出信号A设置为高电平；同时，复位输出信号B受使能B信号控制，当使能B信号为高电平时，强制将复位输出信号B设置为高电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为高电平时，时钟输出信号C将被强制为高电平；否则，复位输出信号A上出现的下降沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为低电平；当复位输出信号A为高电平时，时钟输出信号D将被强制为高电平；否则，复位输出信号B上出现的下降沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为低电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为高电平时，强制将时钟输出信号A和时钟输出信号B设置为高电平；当复位输出信号A为低电平时，鉴相输出A信号上出现的下降沿将触发时钟输出信号A为低电平；当复位输出信号A为低电平时，鉴相输出B信号上出现的下降沿将触发时钟输出信号B为低电平。特别的，如图2所示，在本实施例中，鉴相器由2个D触发器和2输入或门构成；初始化单元由2个D触发器构成；复位信号发生器由1个D触发器、2个2输入与门和2个2输入或门构成；第一时钟发生器由2个D触发器构成；第二时钟发生器由2个延迟单元、2个D触发器构成。特别的，本实施例的电路工作时的时序图如图3所示，由图3可以看出，其工作时序与本实施例描述的内容完全一致。本实施例的装置与方法可用于数字锁相环电路中作为采样电路的驱动装置。本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

权利要求：1.一种复位信号和采样时钟信号发生装置，其特征在于，包括鉴相器、第一时钟信号发生器、第二时钟信号发生器、复位信号发生器以及初始化单元；包括三个输入信号，分别为输入信号A、输入信号B以及输入信号C；包括六个输出信号，分别为时钟输出信号A、时钟输出信号B、时钟输出信号C、时钟输出信号D、复位输出信号A以及复位输出信号B；输入信号A与输入信号B分别连接至鉴相器的第一输入端与第二输入端，输入信号C连接至初始化单元的第二输入端；所述鉴相器的第一输出端连接至第一时钟信号发生器的第一输入端，所述鉴相器的第二输出端连接至第一时钟信号发生器的第二输入端，所述鉴相器的第三输出端分别连接至初始化单元的第一输入端、复位信号发生器的第三输入端；所述初始化单元的第一输出端与第二输出端分别连接至所述复位信号发生器的第一输入端与第二输入端；所述复位信号发生器的第一输出端输出复位输出信号A，并分别连接至第一时钟信号发生器的第三输入端以及第二时钟发生器的第一输入端；所述复位发生器的第二输出端输出复位输出信号B，并连接至第二时钟信号发生器的第二输入端；所述第一时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号A与时钟输出信号B，所述第二时钟信号发生器的第一输出端与第二输出端分别输出时钟输出信号C与时钟输出信号D。2.一种基于权利要求1所述的复位信号和采样时钟信号发生装置的控制方法，其特征在于：设高电平为有效电平，低电平为无效电平，则：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的上升沿将触发鉴相输出A信号变为高电平；输入信号B的上升沿将触发鉴相输出B信号变为高电平；当鉴相输出A信号和鉴相输出B信号都为高电平时，鉴相输出C信号将输出一低电平短脉冲，该低电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为低电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为高电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于低电平；当输入信号C由低电平变为高电平后，鉴相输出C信号上产生的第一个低电平脉冲将造成使能A信号变为高电平，其产生的第二个低电平脉冲将造成使能B信号变为高电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的低电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为低电平时，强制将复位输出信号A设置为低电平；同时，复位输出信号B受使能B信号控制，当使能B信号为低电平时，强制将复位输出信号B设置为低电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为低电平时，时钟输出信号C将被强制为低电平；否则，复位输出信号A上出现的上升沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为高电平；当复位输出信号A为低电平时，时钟输出信号D将被强制为低电平；否则，复位输出信号B上出现的上升沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为高电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为低电平时，强制将时钟输出信号A和时钟输出信号B设置为低电平；当复位输出信号A为高电平时，鉴相输出A信号上出现的上升沿将触发时钟输出信号A为高电平；当复位输出信号A为高电平时，鉴相输出B信号上出现的上升沿将触发时钟输出信号B为高电平。3.一种基于权利要求1所述的复位信号和采样时钟信号发生装置的控制方法，其特征在于：设低电平为有效电平，高电平为无效电平，则：输入信号A和输入信号B作用于鉴相器，产生鉴相输出A信号、鉴相输出B信号和鉴相输出C信号这三路输出信号；输入信号A的下降沿将触发鉴相输出A信号变为低电平；输入信号B的下降沿将触发鉴相输出B信号变为低电平；当鉴相输出A信号和鉴相输出B信号都为低电平时，鉴相输出C信号将输出一高电平短脉冲，该高电平短脉冲将强制使鉴相输出A信号、鉴相输出B信号复位为高电平，而无视输入信号A和输入信号B的状态；鉴相输出C信号和输入信号C共同作用于初始化单元；当输入信号C为低电平时，初始化单元处于工作状态，否则其处于复位状态停止工作；当初始化单元处于复位状态时，其输出的使能A信号和使能B信号将处于高电平；当输入信号C由高电平变为低电平后，鉴相输出C信号上产生的第一个高电平脉冲将造成使能A信号变为低电平，其产生的第二个高电平脉冲将造成使能B信号变为低电平；鉴相输出C信号、使能A信号和使能B信号共同作用于复位信号发生器，使其产生复位输出信号A和复位输出信号B；复位信号发生器交替地将鉴相输出C信号上的高电平脉冲传递到复位输出信号A和复位输出信号B上；同时，复位输出信号A受使能A信号控制，当使能A信号为高电平时，强制将复位输出信号A设置为高电平；同时，复位输出信号B受使能B信号控制，当使能B信号为高电平时，强制将复位输出信号B设置为高电平；复位输出信号A和复位输出信号B作用于第二时钟发生器，使其产生时钟输出信号C和时钟输出信号D；当复位输出信号B为高电平时，时钟输出信号C将被强制为高电平；否则，复位输出信号A上出现的下降沿都将在延迟一段时间Td后触发第二时钟发生器的时钟输出信号C为低电平；当复位输出信号A为高电平时，时钟输出信号D将被强制为高电平；否则，复位输出信号B上出现的下降沿都将延迟一段时间Td后触发将第二时钟发生器的时钟输出信号D为低电平；鉴相输出A信号、鉴相输出B信号和复位输出信号A作用于第一时钟发生器，使其产生时钟输出信号A和时钟输出信号B；当复位输出信号A为高电平时，强制将时钟输出信号A和时钟输出信号B设置为高电平；当复位输出信号A为低电平时，鉴相输出A信号上出现的下降沿将触发时钟输出信号A为低电平；当复位输出信号A为低电平时，鉴相输出B信号上出现的下降沿将触发时钟输出信号B为低电平。

百度查询： 福州大学 一种复位信号和采样时钟信号发生装置及其控制方法

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