申请/专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司

申请日：2017-06-06

公开（公告）日：2020-11-27

公开（公告）号：CN109001610B

主分类号：G01R31/28(20060101)

分类号：G01R31/28(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.27#授权;2019.01.08#实质审查的生效;2018.12.14#公开

摘要：一种ESD通路探测方法及系统，所述方法包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流产生的光子进行探测；基于探测得到的光子的位置信息，获得ESD通路影像；基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。上述的方案，可以对待测试芯片中ESD通路进行定位，满足对待测试芯片ESD通路失效原因的分析需求。

主权项：1.一种ESD通路探测方法，其特征在于，包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测；基于探测得到的光子的位置信息，获得ESD通路影像；基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常；所述基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常，包括：将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠，若所述ESD通路影像中的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。

全文数据：ESD通路探测方法及系统技术领域[0001]本发明涉及电路技术领域，特别是涉及一种ESD通路探测方法及系统。背景技术[0002]静电释放Electro-staticdischarge，ESD，是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科。[0003]在先进工艺中，合理的ESD泄放通路设计，可以使得ESD电路按照预定的通路流动，从而可以确保芯片工作的安全性和可靠性。而进行ESD通路设计时，需要首先获取芯片的传输线脉冲发生器TransmissionLinePulse，TLP数据，进而利用获取到的TLP数据，对芯片内的ESD通路进行分析。[0004]但是，基于芯片的TLP数据进行ESD通路分析，若分析得到的ESD通路分析结果与预期不一致时，则难以基于TLP数据定位出芯片内非正常ESD通路的位置，无法满足芯片ESD通路失效原因的分析需求。发明内容[0005]本发明实施例要解决的技术问题是如何确定待测试芯片中非正常ESD通路的位置。[0006]为了解决上述问题，本发明实施例提供一种ESD通路探测方法，包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测;基于探测得到的光子的位置信息，获得ESD通路影像;基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。[0007]可选地，通过对所述待测试芯片施加ESD脉冲，使得所述待测试芯片泄放ESD电流。[0008]可选地，所述对所述待测试芯片施加ESD脉冲，包括:采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片。[0009]可选地，所述采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片，包括：采用等距时间间隔产生ESD脉冲并施加于所述待测试芯片。[0010]可选地，所述方法还包括:对施加在所述待测试芯片的ESD脉冲进行监测。[0011]可选地，所述基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常，包括:将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠，若所述ESD通路影像中的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。[0012]本发明实施例还提供了一种ESD通路探测系统，所述系统包括:探测单元，适于当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测;影像生成单元，适于基于探测得到的光子的位置信息，获得ESD通路影像;通路确定单元，适于基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。[0013]可选地，所述系统还包括:ESD脉冲产生单元，适于通过对所述待测试芯片施加ESD脉冲，使得所述待测试芯片泄放ESD电流。[0014]可选地，所述ESD脉冲产生单元，适于采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片。[0015]可选地，所述ESD脉冲产生单元，适于采用等距时间间隔产生ESD脉冲并施加于所述待测试芯片。[0016]可选地，所述ESD脉冲产生单元采用电容和阻抗相匹配的导线与所述待测试芯片稱接。[0017]可选地，所述ESD脉冲产生单元采用人体放电模型或者机器模型产生ESD脉冲。[0018]可选地，所述系统还包括:监测单元，适于对施加在所述待测试芯片上的ESD脉冲进行监测。[0019]可选地，所述监测单元为示波单元。[0020]可选地，还包括:控制单元，适于控制所述探测单元、所述监测单元与所述ESD脉冲产生单元同步开启和关闭。[0021]可选地，所述探测单元为微光显微镜或铟镓砷探测器。[0022]可选地，所述通路确定单元，适于将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠，若所述ESD通路影像中的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。[0023]与现有技术相比，本发明的技术方案具有以下有益效果：[0024]采用上述的方案，当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测，进而可以基于探测得到的光子的位置信息，获得ESD通路影像，最终基于所述ESD通路影像，可以确定所述待测试芯片中对应的ESD通路是否正常，满足芯片ESD通路失效原因的分析需求。附图说明[0025]图1是本发明实施例中的一种ESD通路探测系统的结构示意图；[0026]图2是本发明实施例中的一种ESD通路探测方法的流程图；[0027]图3是待测试芯片对应的TLP数据曲线图；[0028]图4是本发明实施例中的HBM-200V的待测试芯片的ESD通路影像；[0029]图5是图4所示的ESD通路影像的部分区域放大图；[0030]图6是本发明实施例中的HBM-500V的待测试芯片的ESD通路影像；[0031]图7是图6所对应的待测试芯片的版图图像；[0032]图8是本发明实施例中的HBM-2000V的待测试芯片的ESD通路影像。具体实施方式[0033]目前，通常采用TLP数据，对芯片的ESD通路进行分析。[0034]其中，当基于TLP数据分析得到的ESD通路分析结果与预期一致时，可以很容易对芯片中的ESD通路进行进一步的分析。[0035]但是，当基于TLP数据分析得到的ESD通路分析结果与预期不一致时，通过TLP数据仅能分析出对应的维持点的化学参数，而产生该维持点的电学结构有很多，因而很难确定地知道产生该维持点的电学结构，也就难以准确地定位出非正常ESD通路的位置，导致后续无法对芯片ESD通路失效原因进行分析。[0036]为解决上述问题，本发明实施例提供了一种ESD通路探测方法，当待测试芯片泄放ESD电流时，通过探测待测试芯片因泄放ESD电流释放的光子的位置信息，进而可以基于探测得到的光子的位置信息，获得ESD通路影像，最终可以基于所述ESD通路影像，确定所述待测试芯片对应的ESD通路是否正常，由此可以丨两足芯片中ESD通路失效原因的分析需求。[0037]为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。[0038]为了便于理解，下面首先将对应的ESD通路探测系统进行简要地介绍。[0039]图1示出了本发明实施例中的一种ESD通路探测系统的结构。参见图1，在本发明一实施例中，ESD通路探测系统可以包括相互耦接的探测单元11，影像生成单元12以及通路确定单元13,其中：[0040]所述探测单元11，适于当待测试芯片14泄放ESD电流时，对所述待测试芯片14因泄放ESD电流释放的光子的位置信息进行探测；[0041]所述影像生成单元12,适于基于探测得到的光子的位置信息，获得ESD通路影像；[0042]所述通路确定单元13,适于基于所述ESD通路影像，确定所述待测试芯片14中对应的ESD通路是否正常。[0043]在本发明一实施例中，所述ESD通路探测系统还可以包括:ESD脉冲产生单元15,适于通过对所述待测试芯片14施加ESD脉冲，使得所述待测试芯片14泄放ESD电流。[0044]在具体实施中，为了确保ESD脉冲产生单元15产生的脉冲尽可能地施加在待测试芯片14上，可以采用电容和阻抗相匹配的导线连接ESD脉冲产生单元15和待测试芯片14,以避免ESD脉冲产生单元15产生的ESD脉冲的传输衰减，使得施加于待测试芯片14上的ESD脉冲与ESD脉冲产生单元15产生的ESD脉冲尽可能地保持一致，以避免对探测结果造成干扰。[0045]在具体实施中，ESD脉冲产生单元15可以采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片14上。其中，所述预设的时间间隔可以根据实际需要进行设置。相邻ESD脉冲之间的时间间隔可以相同，也可以不同，具体不作限制。[0046]在本发明一实施例中，为了使得待测试芯片14衬底上的同质结双极晶体管、晶闸管等器件结构可以稳定地释放出光子，ESD脉冲产生单元15可以采用等距时间间隔，如小于0.1秒，反复多次地产生ESD脉冲并施加于待测试芯片14上，由此可以确保每次施加在待测试芯片14上的脉冲能量的稳定性，提高探测结果一致性及准确性。[0047]在具体实施中，ESD脉冲产生单元15产生的脉冲波形可以根据实际的需要进行设置，如采用人体模型HumanBodyModel，HBM或者机器模型MachineModel，MM等。其中，人体模型的放电波形，用于表征人体带电接触器件放电;机器模型的放电波形，用于表征对小电阻放电的波形。可以理解的是，ESD脉冲产生单元15产生的脉冲波形还可以采用其他的静电放电波形，如家具模型等，在此不做限制。[0048]在本发明的一实施例中，为了确保ESD脉冲产生单元15产生的脉冲波形与预设的脉冲波形一致，所述ESD通路探测系统还可以包括:监测单元16。采用监测单元16对ESD脉冲产生单元I5产生的脉冲进行监测，以便于对ESD脉冲产生单元15产生的脉冲进行校合。[0049]在具体实施中，所述监测单元16可以为示波单元，所述示波单元可以包括示波器。比如，可以将带宽为500M以上的示波器与ESD脉冲产生单元15耦接，由该示波器来捕捉施加于待测试芯片14上的ESD脉冲并进行显示，以便对ESD脉冲产生单元15产生的ESD脉冲的波形进行校合，使得施加在待测试芯片14上的ESD脉冲与预设的脉冲波形保持一致，进一步提高探测结果的准确性。[0050]在具体实施中，在每次接收到ESD脉冲时，待测试芯片14中的ESD通路会产生ESD电流，当所产生的ESD电流流经待测试芯片14衬底上的器件时，比如，同质结双极晶体管BJT、晶闸管SCR等，会使得待测试芯片14衬底上器件的结构产生能带跃迁，从而释放出光子，因此，通过ESD脉冲产生单元15按照预设的时间间隔来产生ESD脉冲，可以反复、持续地释放能量，从而探测单元11可以探测到待测试芯片14因泄放ESD电流而释放的光子的位置信息。[0051]在具体实施中，所述探测单元11可以为微光显微镜EmissionMicroscope，EMMI或铟镓砷（InGaAs探测器。可以理解的是，所述探测单元11还可以为其它探测设备，只要能够探测到待测试芯片14因泄放ESD电流释放的光子的位置信息即可。[0052]在具体实施中，待测试芯片14因泄放ESD电流而释放的光子会产生微光，该微光的位置即所释放的光子的位置，故在连续ESD脉冲的作用下，待测试芯片14持续释放的光子会形成相应的光路，该光路为待测试芯片14的一条ESD通路。此时，所述影像生成单元12可以基于探测得到的光子的位置信息，获得当前待测试芯片14的ESD通路影像，从所述ESD通路影像中可以看出该ESD通路在待测试芯片14中的位置。[0053]在具体实施中，获得ESD通路影像后，所述通路确定单元13可以将所述ESD通路影像与所述待测试芯片14的版图图像进行位置重叠。若所述ESD通路影像中的ESD通路所在的位置与待测试芯片14的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。基于所述通路确定单元13的输出，可以进一步对待测试芯片14中ESD通路失效的原因进行分析，以快速解决待测试芯片14中ESD通路失效的问题。[0054]在本发明一实施例中，所述ESD通路探测系统还可以包括:控制单元17。将控制单元17与所述探测单元11、所述监测单元16及所述ESD脉冲产生单元15耦接，采用控制单元I7来控制所述探测单元11、所述监测单元16与所述ESD脉冲产生单元15同步开启和关闭，以确保探测结果的一致性。[0055]具体地，控制单元17可以控制ESD脉冲产生单元15在某一时间段内反复持续地产生ESD脉冲并施加于待测试芯片14上，同时，控制监测单元I6在该时间段内对ESD脉冲产生单元15产生的ESD脉冲进行监测，以及控制探测单元11在该时间段内对待测试芯片14释放出的光子进行探测，最终确保探测结果的一致性。[0056]为了使本领域技术人员更好地理解和实现本发明，以下对上述ESD通路探测系统对应的ESD通路探测方法进行详细描述。[0057]参见图2，本发明实施例中的一种ESD通路探测方法，适于对待测试芯片中的ESD通路进行探测，具体可以包括如下的步骤：[0058]步骤S201:当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测。[0059]在具体实施中，可以按照预设的时间间隔在待测试芯片上持续施加ESD脉冲，使得待测试芯片泄放ESD电流。具体施加ESD脉冲时，相邻ESD脉冲之间的时间间隔不受限制。[0060]在本发明的一实施例中，为了使得待测试芯片衬底上的器件结构可以稳定地释放出光子，可以采用等距时间间隔，反复多次地产生ESD脉冲并施加于待测试芯片上，以确保每次施加在待测试芯片上的脉冲能量的稳定性，提高探测结果的一致性及准确性。[0061]在本发明一实施例中，为了进一步确保探测能力的一致性，所述ESD通路探测方法还可以包括:对施加在所述待测试芯片的ESD脉冲进行监测。通过监测施加于待测试芯片上的脉冲，可以便于对施加于待测试芯片上的脉冲进行校合，确保施加于待测试芯片上的脉冲与预设的脉冲波形一致。[0062]步骤S202:基于探测得到的光子的位置信息，获得ESD通路影像。[0063]在具体实施中，待测试芯片因泄放ESD电流而释放的光子会产生微光，该微光的位置即所释放的光子的位置，故在连续ESD脉冲的作用下，待测试芯片持续释放的光子会形成相应的光路，此时，基于探测得到的光子的位置信息，获得ESD通路影像。[0064]步骤S203，基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。[0065]在具体实施中，获得ESD通路影像后，可以将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠。若所述ESD通路影像中的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中该ESD通路符合设计要求，为正常ESD通路，否则为非正常ESD通路[0066]下面结合图3至图7,对如何基于所述ESD通路影像，确定所述待测试芯片中正常ESD通路及非正常ESD通路的位置进行详细说明：[0067]图3为一种待测试芯片对应的TLP数据曲线图。在图3示出的TLP数据中，所述待测试芯片对应的TLP数据与预期不一致，在A、B及C三点发生电流突变。由于A、B和C三点分别位于不同斜率的直线上，故可以分析得到待测试芯片当前包含3条ESD通路。基于所述待测试芯片的TLP数据分析结果，在待测试芯片的脉冲输入管脚输入以不同的电压输入相应的ESD脉冲，来获得待测试芯片的不同ESD通路。[0068]如图4和图5所示，通过200V的HBM在待测试芯片的脉冲输入管脚输入ESD脉冲，获得与图3中A点对应的图4所示的ESD通路影像。在图4所示的ESD通路影像中，光子能量释放位置位于区域a，即当前待测试芯片的ESD通路位于区域a。图5为区域a的局部放大图。将图4中示出的ESD通路影像的区域a与待测试芯片的版图图像的相应区域进行位置重叠，即可确定区域a所对应的ESD通路是否为正常的ESD通路。[0069]如图6所示，通过500V的HBM在待测试芯片的脉冲输入管脚输入ESD脉冲，获得与图3中B点对应的图6所示的ESD通路影像。在图6所示的ESD通路影像中，光子能量释放位置位于区域bl，即当前待测试芯片的ESD通路位于区域bl。将图6中示出的ESD通路影像与图7示出待测试芯片的版图图像的相应区域即区域b2进行位置重叠，即可确定图6中的区域bl所对应的ESD通路是否为正常的ESD通路。[0070]如图8所示，通过2000V的HBM在待测试芯片的脉冲输入管脚输入ESD脉冲，获得与图3中C点对应的ESD通路影像。在图8所示的ESD通路影像中，光子能量释放位置位于区域c，即当前待测试芯片的ESD通路位于区域c。将图8中示出的ESD通路影像中的区域c与待测试芯片的版图图像相应区域进行位置重叠，即可确定区域C所对应的ESD通路是否为正常的ESD通路。[0071]综上所述，采用本发明实施例中的上述方案，通过在待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流产生的光子的位置信息进行探测，并基于探测到的光子的位置信息，得到ESD通路像，最终基于所述ESD通路影像，可以确定所述待测试芯片中对应的ESD通路是否正常，由此可以满足对待测试芯片ESD通路失效原因的分析需求。[0072]本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括:R〇M、RAM、磁盘或光盘等。[0073]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

权利要求：1.一种ESD通路探测方法，其特征在于，包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进彳丁探测；基于探测得到的光子的位置信息，获得ESD通路影像；基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。2.根据权利要求1所述的ESD通路探测方法，其特征在于，通过对所述待测试芯片施加ESD脉冲，使得所述待测试芯片泄放ESD电流。3.根据权利要求2所述的ESD通路探测方法，其特征在于，所述对所述待测试芯片施加ESD脉冲，包括：采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片。4.根据权利要求3所述的ESD通路探测方法，其特征在于，所述采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片，包括：采用等距时间间隔产生ESD脉冲并施加于所述待测试芯片。5.根据权利要求2所述的ESD通路探测方法，其特征在于，还包括：对施加在所述待测试芯片的ESD脉冲进行监测。6.根据权利要求1所述的ESD通路探测方法，其特征在于，所述基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常，包括：将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠，若所述ESD通路影像中的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。7.—种ESD通路探测系统，其特征在于，包括：探测单元，适于当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流释放的光子的位置信息进行探测；影像生成单元，适于基于探测得到的光子的位置信息，获得ESD通路影像；通路确定单元，适于基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。8.根据权利要求7所述的ESD通路探测系统，其特征在于，还包括:ESD脉冲产生单元，适于通过对所述待测试芯片施加ESD脉冲，使得所述待测试芯片泄放ESD电流。9.根据权利要求8所述的ESD通路探测系统，其特征在于，所述ESD脉冲产生单元，适于采用预设的时间间隔产生ESD脉冲并施加于所述待测试芯片。10.根据权利要求9所述的ESD通路探测系统，其特征在于，所述ESD脉冲产生单元，适于采用等距时间间隔产生ESD脉冲并施加于所述待测试芯片。11.根据权利要求9所述的ESD通路探测系统，其特征在于，所述ESD脉冲产生单元采用电容和阻抗相匹配的导线与所述待测试芯片耦接。_12.根据权利要求9所述的ESD通路探测系统，其特征在于，所述ESD脉冲产生单元采用人体放电模型或者机器模型产生ESD脉冲。_13.根据权利要求9所述的ESD通路探测系统，其特征在于，还包括:监测单元，适于对施加在所述待测试芯片上的ESD脉冲进行监测。___14.根据权利要求13所述的ESD通路探测系统，其特征在于，所述监测单元为示波单元。15.根据权利要求13所述的ESD通路探测系统，其特征在于，还包括:控制单元，适于控制所述探测单元、所述监测单元与所述ESD脉冲产生单元同步开启和关闭。16.根据权利要求7所述的ESD通路探测系统，其特征在于，所述探测单元为微光显微镜或铟镓砷探测器。、、+、17.根据权利要求7所述的ESD通路探测系统，其特征在于，所述通路确定单元j适于将所述ESD通路影像与所述待测试芯片的版图图像进行位置重叠，若所述ESD通路影像，的ESD通路所在的位置与所述待测试芯片的版图图像中相应ESD通路的位置重合，则所述待测试芯片中对应的ESD通路为正常ESD通路，否则为非正常ESD通路。

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