申请/专利权人：佳能株式会社

申请日：2016-08-23

公开（公告）日：2020-12-01

公开（公告）号：CN106486154B

主分类号：G11C11/406(20060101)

分类号：G11C11/406(20060101);G11C11/4076(20060101)

优先权：["20150826 JP 2015-167004"]

专利状态码：有效-授权

法律状态：2020.12.01#授权;2017.09.19#实质审查的生效;2017.03.08#公开

摘要：本发明涉及用于控制存储器设备的存储器控制电路及其控制方法。该存储器控制电路即使当存储器控制器断电并然后重新启动时也能够使存储器设备保持在自刷新模式中。控制器通过在第二电源的电压值变得等于或高于预定值之后改变有效的存储器复位信号来执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源供给电力时操作的易失性存储器的缓冲器中的数据的删除。当产生有效屏蔽信号时，存储器复位信号被屏蔽。在出现使第二电源的电压值比复位基准值低的事件且第一电源接通时，确定是否保持数据。当确定保持数据时，通过使屏蔽信号有效，存储器复位信号被屏蔽。

主权项：1.一种存储器控制电路，其特征在于，所述存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述存储器控制电路包括：屏蔽电路，被设置在易失性存储器与存储器控制器之间，用于在有效的屏蔽信号输入时屏蔽存储器复位信号；确定单元，被配置为在出现使第二电源的电压值比所述预定值低的事件且第一电源也接通的情况下，确定是否保持所述数据；和输出控制电路，被配置为在通过所述确定单元确定要保持数据的情况下通过向所述屏蔽电路输出变为有效的屏蔽信号来使所述屏蔽电路屏蔽存储器复位信号。

全文数据：用于控制存储器设备的存储器控制电路及其控制方法技术领域[0001] 本发明涉及用于控制在自刷新模式中操作的存储器设备的存储器控制电路及其控制方法，并且，例如，涉及用于控制诸如SDRAM之类的易失性存储器设备的存储器控制电路。背景技术[0002] 在典型的计算机硬件架构中，存储器设备在其正常操作期间通过控制到存储器设备中的数据写入和从存储器设备的数据读出的存储器控制器被控制。一些存储器设备可在自刷新模式中操作，在该自刷新模式中，存储器设备即使当存储器控制器断电时也保持所存储的数据。注意，存储器设备指的是集成电路1C存储器设备芯片，并且，存储器控制器指的是1C存储器控制器芯片。[0003] 在通过DDR2-SDRAM形成的存储器设备中，通过将待输入到存储器设备的时钟使能CKE信号设定为低电平，能够在使存储器设备保持在自刷新模式中的同时使存储器控制器断电。这是由于RESET复位信号不被输入到DDR2-SDRAM，由此，当存储器控制器从断电状态启动或者DDR2-SDRAM从自刷新模式返回时，DDR2-SDRAM可以仅通过CKE信号操作。[〇〇〇4]另一方面，在其它存储器设备中的一些中，输入RESET信号。特别地，在由DDR3-SDRAM形成的存储器设备中，当从断电状态启动时输入RESET信号。因此，如果存储器控制器在自刷新模式中断电，那么不可能在其之后启动存储器控制器时保持自刷新模式。即，这导致不能保留在自刷新模式中存储在存储器设备中的数据的问题。[0005] 作为该问题的解决方案，已经提出了一种操作包含存储器设备、存储器控制器、电力模块和复位控制器在内的存储器控制电路的方法例如，参见日本专利公开公报N0.2010-262645。在该方法中，存储器控制器通过向存储器设备的CKE输入施加时钟使能信号来控制存储器设备的正常操作。该CKE输入进一步与通过电力模块向其供给电力的CKE终端节点连接，使得它具有CKE终端电压。[0006] 通过该配置，在存储器控制器将CKE信号驱动到低电平、电力模块使CKE终端电压掉电并且然后电力模块使存储器控制器掉电的过程中，执行用于使存储器控制电路掉电的掉电操作。另一方面，在首先电力模块使存储器控制器上电、然后存储器控制器将CKE信号驱动到低电平并且电力模块使CKE终端电压上电的过程中，在掉电之后，重新启动存储器控制电路的正常操作。[0007] 根据这些过程，确保存储器设备在存储器控制电路掉电之后保持在自刷新模式中直到正常操作重新启动为止。[0008] 但是，在于日本专利公开公报N0.2010-262645中公开的方法中，作为存储器控制器的一部分的存储器复位控制器不能断电，由此，虽然存储器控制电路可掉电，但它不能断电。这是由于，如果存储器复位控制器断电，那么存储器复位信号控制变得不稳定，这妨碍存储器设备保持在自刷新模式中并且危及存储在存储器设备中的数据的完整性。发明内容[0009] 本发明提供即使当存储器控制器断电并然后重新启动时也能够使诸如DDR3-SDRAM的存储器设备保持在自刷新模式中的存储器控制电路。[0010] 在本发明的第一方面中，提供一种存储器控制电路，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，该存储器控制电路包括:设置在易失性存储器与存储器控制器之间的、用于在有效的屏蔽信号被输入时屏蔽存储器复位信号的屏蔽电路;被配置为在出现使第二电源的电压值比预定值低的事件且第一电源也接通的情况下确定是否保持数据的确定单元;和被配置为在通过确定单元确定要保持数据的情况下通过向屏蔽电路输出使得有效的屏蔽信号来使屏蔽电路屏蔽存储器复位信号的输出控制电路。[0011] 在本发明的第二方面中，提供一种存储器控制电路，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，该存储器控制电路包括:设置在易失性存储器与存储器控制器之间的、用于在输入有效的屏蔽信号时屏蔽存储器复位信号的屏蔽电路;被配置为在第二电源被接通之后第二电源的电压值没有达到预定值的时间期间向屏蔽电路输出有效的屏蔽信号的输出控制电路;和被配置为在第二电源被接通之后第二电源的电压值变得等于或高于预定值时第一电源接通的情况下通过使用数据使存储器控制电路的操作被恢复的恢复单元。[0012] 在本发明的第三方面中，提供一种存储器控制电路，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，该存储器控制电路包括:被配置为在出现使第二电源的电压值比预定值低的事件且第一电源也接通的情况下确定是否保持数据的确定单元;和被配置为在通过确定单元确定要保持数据的情况下使存储器控制器不输出存储器复位信号的暂停电路。[0013] 在本发明的第四方面中，提供一种存储器控制电路的控制方法，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述方法包括:在有效的屏蔽信号被产生时，屏蔽存储器复位信号；在出现使第二电源的电压值比预定值低的事件且第一电源也接通的情况下，确定是否保持数据;和在确定要保持数据的情况下，通过使屏蔽信号有效来屏蔽存储器复位信号。[0014] 在本发明的第五方面中，提供一种存储器控制电路的控制方法，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述方法包括:在有效的屏蔽信号被产生时，屏蔽存储器复位信号；在第二电源被接通之后第二电源的电压值没有达到预定值的时间期间，产生对屏蔽存储器复位信号有效的屏蔽信号；和在第二电源被接通之后第二电源的电压值变得等于或高于预定值时第一电源接通的情况下，通过使用数据使存储器控制电路的操作被恢复。[0015] 在本发明的第六方面中，提供一种存储器控制电路的控制方法，该存储器控制电路包含存储器控制器，该存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，该数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述方法包括:在出现使第二电源的电压值比预定值低的事件且第一电源也接通的情况下，确定是否保持数据；和在确定要保持数据的情况下，使存储器控制器不输出存储器复位信号。[0016] 根据本发明，在控制与其连接的诸如DDR3-SDRAM之类的存储器设备的存储器控制电路中，即使当存储器控制器断电并然后重新启动时，也能够使存储器设备被保持在自刷新模式中。[0017] 根据以下参照附图对示例性实施例的描述，本发明的其它特征将变得清晰。附图说明[0018] 图1是根据本发明的实施例的包含存储器控制电路的图像形成装置的电气配置的框图。[0019] 图2是表示图1中出现的存储器控制电路中的所存储的日志数据的流动的示意性框图。[0020] 图3是表示供给到图1中出现的存储器控制电路的电力的流动的详细框图。[0021] 图4A是可用于解释在常规例子的存储器控制器的操作期间执行的信号处理的详细框图。[〇〇22]图4B是可用于解释在图2中出现的存储器控制器的操作期间执行的信号处理的详细框图。[0023]图5A是可用于解释在常规例子的存储器控制器的操作期间执行的信号处理的定时图。[〇〇24]图5B是可用于解释在图2中出现的存储器控制器的操作期间执行的信号处理的定时图。[0025] 图6是当图1中出现的存储器控制电路通电时执行的硬件操作次序和软件控制处理的流程图。[0026] 图7是当图1中出现的存储器控制电路断电时执行的硬件操作次序的流程图。[0027] 图8是当图1中出现的存储器控制电路断电时执行的软件控制处理的流程图。[0028] 图9是由图1中出现的存储器控制电路的软件执行的、用于记录保持在存储器设备中的日志数据的处理的流程图。具体实施方式[0029] 现在将参照表示本发明的实施例的附图详细描述本发明。[0030] 应当注意，本发明不限于以下描述的实施例，并且在实施例中描述的所有特征的组合不绝对是本发明的解决方案所必需的。[0031] 图1是根据本发明的实施例的包含存储器控制电路的图像形成装置200的电气配置的框图。图像形成装置200是MFP多功能外设。注意，存储器控制电路指的是与存储器驱动操作有关的整个电路，并且是包含以下参照图1、图4A和图4B描述的作为S0C芯片上系统的ASIC应用特定集成电路101、复位1C121触发电路、延迟控制电路131输出控制电路和门控电路屏蔽电路130在内的电路。[〇〇32]参照图1，控制器CPU102控制图像形成装置200的总体操作，并且执行各处理器的设定和图像数据输入输出控制等。N0R异或R0M111是由SPIFlashROM形成的非易失性存储器，并且存储由CPU102执行的程序、各种数据等。eMMC112是用作用于保持各种数据的储存器和用于操作的工作存储器的非易失性存储器，并且，如图2所示，eMMC112包含日志数据存储区域112a和日志数据存储区域112b。存储器设备DRAM113是由DDR3-SDRAM形成的易失性存储器，并且，如图2所示，存储器设备DRAM113具有由缓冲器113a和缓冲器113b形成的双缓冲器结构。由CPU102执行的程序在CPU102的控制下被加载到存储器设备DRAM113中。并且，存储器设备113也被用作CPU102的工作区域、复制功能的第一图像存储器区域、传真功能的第二图像存储器区域和用于暂时存储日志数据的区域。时钟电路214输出时间信息，并且由一次电池215驱动。操作部分205包含供用户使用的用于操作图像形成装置200的各种键，并且显示部分204显示用于操作图像形成装置200的各种信息。FAX传真通信部分226经由模拟电话线订户电话线260执行FAX通信。图像读取部分210是被配置为读取原稿的图像读取单元。图像形成部分211是被配置为在记录片材上记录和输出图像数据的图像形成单元。图像形成部分211在复制操作的情况下记录和输出由图像读取部分210读取的图像数据，并且在打印操作的情况下记录和输出从外部PC250传送的图像数据。[〇〇33]图像处理器103a执行用于转换所读取图像和待被记录和输出的图像数据的处理，并且数据处理器103b执行用于转换系统控制中的各种数据的处理。编码器-解码器103c具有如下的功能，该功能在通过FAX通信部分226传送图像数据时事先通过使用预定方法编码由图像读取部分210读取的图像数据以及在印出图像数据时事先通过使用预定方法解码通过FAX通信部分226接收的图像数据。并且，编码器-解码器103c具有用于在执行复印操作时编码图像信息的多个页以暂时蓄积图像信息以及在印出图像信息时解码该图像信息的功能。以下，根据需要，图像处理器l〇3a、数据处理器103b和编码器-解码器103c被统称为数据处理电路103。并且，CPU102和数据处理电路103形成之后参照图2详细描述的ASIC101。[〇〇34]复位1C121输出用于控制供给到ASIC101的系统复位信号的触发信号。将参照图4A和图4B详细描述触发信号。[〇〇35]网络通信部分227是为了印出图像数据从PC250接收图像数据并且经由LAN270向PC250传送由图像读取部分210读取的图像数据的网络通信装置。网络通信部分227还被用作远程用户接口，该远程用户接口通过HTTP连接从PC250连接以供用户经由浏览器操作图像形成装置SOOjSB通信部分225是为了印出图像数据从PC250接收图像数据以及向PC250传送由图像读取部分210读取的图像数据的USB通信装置。内部总线220连接CPU102、NORROMlll、eMMC112、存储器设备113、操作部分205、显示部分204、FAX通信部分226、网络通信部分227、图像读取部分210、图像处理器103a、数据处理器103b、编码器-解码器103c、图像形成部分211、USB通信部分225和时钟电路214。内部总线220包含用于传送地址信号的地址总线、用于传送控制信号的控制总线和用于传送各种数据的数据总线。[〇〇36]电源单元231可通过用户的操作进行通断控制，当电源单元231接通时，电源单元231将从外部商业AC电源供给的电力转换成DC电力，并且将DC电力供给到电源部分122。电源部分122分别将从电源单元231供给的DC电力转换成图像形成装置200的上述的电路所需要的电源电压，并且分别向它们供给电源电压。二次电池123是用于在电源单元231关断时向存储器设备113供给Vdd_DRAM电力202第一电源的可充电电池，并且二次电池123可以可去除地被连接。二次电池123在电源单元231接通时通过从电源部分122供给的Vdd电力201第二电源被充电。[0037]图2是表示根据本发明的实施例的存储器控制电路中的存储日志数据的流动的示意性框图。[〇〇38]参照图2，ASIC101是控制图像形成装置200的控制器系统的ICASIC101包含CPU102、数据处理电路103、电阻器104、N0RROM控制器105、eMMC控制器106和存储器控制器107等。[0039] 这里，将描述暂时存储在存储器设备113中的日志数据。日志数据指的是在程序的执行过程期间记录的数据。例如，日志数据还被用于分析在程序的执行过程期间执行的意外操作。因此，即使在装置在电源单元231—度关断之后重新启动的情况下也需要获取日志数据，因此，日志数据需要被保持在非易失性存储器或储存器中。[0040] 在程序的执行过程期间持续需要的日志被高速记录在作为一次存储区域的存储器设备113中，当一次存储区域变满时，日志被复制到作为储存器的eMMC112中。作为一次存储区域的存储器设备113使用由缓冲器113a在图2中，也表示为缓冲器1和缓冲器113b在图2中，也表示为缓冲器2形成的双缓冲器结构，以防止日志数据即使在低速执行处理时也流动，以在用于将数据从存储器设备113复制到eMMC112的操作包含文本展开和压缩期间不干扰其它的处理。虽然存储在存储器设备113中的日志数据是二进制格式，但是，当日志数据存储在eMMC112中时，执行文本展开和数据压缩。虽然存储在eMMC112中的日志数据的量的上限可改变，但是可存储在通常的使用区域中的数据的量通常被设定为上限。当存储的日志数据的量达到设定的上限时，eMMC112从最旧的数据开始删除日志数据。[0041]当外部装置从图像形成装置200获取日志数据时，经由网络LAN270或USB通信部分225获取日志数据。因此，当CPU102向外部装置传送日志数据时，CPU102限制传送带以不干扰其它的作业处理。出于这种原因，可以假定该传送处理花费约几十秒或更多。并且，存储在e丽C112中的日志数据不能在该传送处理期间被删除，由此，存储在e丽C112中的日志数据的量的上限被设定为最大值，以由此即使当在该传送处理期间出现从存储器设备113向eMMC112的复制操作时也防止eMMC112变满。在该传送处理终止之后，删除旧的日志数据，直到存储的日志数据的量减少到当下一日志数据被写入在eMMC112中时可存储在上述的正常使用区域中的量。并且，即使该传送处理出于一些原因失败，也通过IF层网络通信部分227和USB通信部分225导致超时，以由此执行控制，使得传送的日志数据不长时间锁定在eMMC112中。[0042]图3是表示根据实施例的供给到存储器控制电路的电力的流动的详细框图。[0043] 参照图3，Vdd电力201被供给到ASIC101，并且被供给到ASIC101中的CPU102、数据处理电路103、电阻器104、N0RROM控制器105、eMMC控制器106和存储器控制器107。虽然在ASIC101中包含诸如芯部和输入输出部分之类的多个电源系统，但是这些电源系统将作为一个系统被一并描述。[0044]并且，与ASIC101类似，Vdd电力201还被供给到NORR0Mlll、eMMC112和复位1C12UN0R-R0M是Flash闪存R0M的例子。复位1C121监视Vdd电力201的电压，并且，如果该电压比预定电压低，那么复位1C121输出低电平有效的触发信号以由此将输入到ASIC101的系统复位信号的信号电平设定为低。另一方面，当Vdd电力201的电压增大且达到预定电压时，复位1C121将触发信号的信号电平从低变为高无效以由此将输入到ASIC101的系统复位信号的信号电平从低变解除断言为高。即，复位1C121根据Vdd电力201的电压在有效与无效之间切换触发信号。[〇〇45]属于与Vdd电力201不同的电源系统的Vdd_DRAM电力202被供给到存储器设备113。这是由于，在本实施例中，即使在供给到存储器控制器107的Vdd电力201被关断之后，也需要使存储器设备113在电力供给到存储器设备113的过程期间保持在自刷新模式中。[〇〇46]电源部分122通过使用多个电源系统来供给用于ASIC101和其它电路的操作的电力。还需要多个电源系统以向ASIC101供给电力。具体而言，供给1.1V的驱动电源电压以驱动CPU102,供给3.3V的驱动电源电压以驱动NORROM111，向eMMC112的接口供给1.8V的驱动电源电压。并且，向存储器设备113供给1.5V的驱动电源电压，向包含在网络通信部分227中的用于连接到LAN270的RGMII接口供给1.8V的驱动电源电压。并且，向另一10端口的10缓冲器供给3.3V的驱动电源电压。[〇〇47]二次电池123是用于在电源单元231关断时向存储器设备113供给Vdd_DRAM电力202的电池，并且二次电池123可被可去除地连接到电源部分122。二次电池123在电源单元231接通时通过从电源部分122供给的Vdd电力201被充电。此时，开关124通过Vdd电力201被接通，由此，Vdd电力201作为Vdd_DRAM电力202被供给到存储器设备113。当电源单元231关断时，不从电源部分122供给Vdd电力201，由此二次电池123开始放电。此时，如果二次电池123充分充电，那么从二次电池123输出电池满信号126。在接收电池满信号126时，开关125被接通，由此，从二次电池123放电的电力作为Vdd_DRAM电力202被供给到存储器设备113。电池满信号126是在二次电池123被充电且可供给电力的情况下从二次电池123输出的信号。另一方面，在二次电池123没有充分充电剩余电荷不足的情况下，或者在二次电池123没有被连接二次电池123无效的情况下，不输出电池满信号126，并且开关125被保持在关断状态。[〇〇48]这里将描述存储器备份功能。[0049] 在断电时备份日志数据、图像数据、文档管理数据等的方法的例子包括DRAM备份、NORROM备份和eMMC备份。[0050] DRAM备份[0051] 在DRAM备份中，待存储的数据作为文件存储在设置在存储器设备DRAM113中的RAM盘文件系统中，并且当电源单元231关断时在通过二次电池123备份的RAM盘中被保持备份达预定的时间段。[〇〇52]然后，当电源单元231重新启动时，基于从二次电池123输出的电池满信号126，检查二次电池123是否被连接以及二次电池123是否充分充电。如果确定二次电池123没有被连接或者二次电池123没有充分充电，那么存储器设备113被初始化，并且执行通常的启动。[〇〇53]如果确定二次电池123充分充电有效，那么检查存储在存储器设备113中的数据的完整性，如果已知保留了数据的完整性，那么通过使用存储在存储器设备113中的数据来恢复操作。该备份方法具有需要二次电池123的缺点，但是在高速访问方面是优异的。[0054]NORROM备份[〇〇55]在NORROM备份中，在电源单元231关断时待被备份保持的数据存储在NORROM111中。文件系统不被设置在NORROM111上。当电源单元231被重新启动时，检查存储在NORROM111中的数据的完整性，并且，如果已知保留了数据的完整性，那么通过使用存储在NORROM111中的数据来恢复作业。NORROM111是非易失性存储器，并且具有不需要二次电池123的优点，原因是即使当不被供给电力时也保留存储的数据，但是在容量和成本方面是不利的，并且在高速访问方面较差。[0056]eMMC备份[〇〇57]在eMMC备份中，当电源单元231关断时备份的数据存储在eMMC112中。[〇〇58]当电源单元231重新开始时，检查存储在eMMC112中的数据的完整性，并且，如果已知保留了数据的完整性，那么通过使用存储在NORROM111中的数据来恢复作业。e丽C112是非易失性存储器，并且具有不需要二次电池123的优点，原因是即使当不被供给电力时也保留存储的数据，但在高速访问方面较差。并且，在程序的执行过程中持续获取的日志被高速记录在作为一次存储区域的存储器设备113中，并且，当存储器设备113变满时，日志被复制到作为储存器的eMMC112。因此，该备份方法具有如下的问题，S卩，即使在由于错误操作而希望获取日志数据的情况下，如果在最后的日志数据从一次存储区域存储器设备113被复制到储存器eMMC112之前关断电源单元231，那么也不能通过该备份方法获取希望获取的日志数据。[〇〇59]图4A是可用于解释在常规的例子的存储器控制器的操作期间执行的信号处理的详细框图。图4B是可用于解释在图2中出现的存储器控制器107的操作期间执行的信号处理的详细框图。[0060] 图5A是可用于解释在常规例子的存储器控制器的操作期间执行的信号处理的定时图。图5B是可用于解释在图2中出现的存储器控制器107的操作期间执行的信号处理的定时图。[0061] 图6是当图1中出现的存储器控制电路通电时执行的硬件操作次序和软件控制处理的流程图。通过包含在存储器控制电路的ASIC101中的CPU102执行存储器控制电路的软件控制处理。[0062] 注意，在常规的例子的以下描述中，与本实施例的组件要素对应的组件要素由相同的附图标记表示，并且省略重复的描述。[〇〇63]首先，将参照图4A和图5A描述常规的例子的通电断电操作。当电源单元231被接通时，在图5A中出现的Vdd电力201的电压增大，并且，Vdd_DRAM电力202的电压也同时增大。[〇〇64]复位1C121监视Vdd电力201的电压电压值，如果该电压低于复位基准电压低于预定值，那么复位1C121输出低电平的系统复位信号401'断言它，当电压达到复位基准电压变得等于或高于预定值时，复位1C121将系统复位信号401'的信号电平从低变为尚将其解除断_。[0065]存储器控制器107只要被输入低电平的系统复位信号401'就保持复位状态，当系统复位信号40V的信号电平从低变为高时，存储器控制器107根据复位状态的解除来执行初始化操作。并且，存储器控制器107只要复位状态被保持就输出低电平的存储器复位出reset-out信号402'断言它，以及当在系统复位信号401'的信号电平从低变为高之后经过预定延迟时间t时将存储器复位出信号402'的信号电平从低变为高将解除断言，并且执行用于初始化存储器设备113的操作。[〇〇66]并且，在二次电池123在电源单元231被关断时不被连接的情况下，图5A中出现的Vdd电力201的电压降低，Vdd_DRAM电力202的电压也同时降低。另一方面，在二次电池123被连接的情况下，即使当图5A中出现的Vdd电力201的电压降低时，Vdd_DRAM电力202的电压也不降低。[〇〇67]在上述的状态下，复位1C121监视Vdd电力201的电压，当电压变得低于复位基准电压低于预定值时，复位1C121将系统复位信号401'的信号电平从高变为低。[0068]当系统复位信号40V的信号电平从高变为低时，存储器控制器107将存储器复位出信号402'的信号电平从高变为低。[〇〇69]在二次电池123被连接的情况下，由于Vdd_DRAM电力202的电压即使在图5A中出现的Vdd电力201的电压降低时也不降低，因此，存储器设备113迀移到自刷新状态。但是，由于从存储器控制器107输出低电平的存储器复位出信号402'，因此存储器设备113不能保持自刷新状态，并且被复位。[0070] 下面，将参照图6,同时也参照图4B和图5B，描述当图1中出现的存储器控制电路通电时执行的电路操作。[0071]参照图4B，门控电路130是连接在存储器控制器107与存储器设备113之间的用于屏蔽从存储器控制器107输出的存储器复位出信号402的电路。当从后面描述的延迟控制电路131输入到门控电路130的存储器复位屏蔽信号404无效处于高电平时，处于输入电平的存储器复位出信号402作为存储器复位入信号403经由门控电路130被输出到存储器设备113,并且，当存储器复位屏蔽信号404有效处于低电平时，来自门控电路130的输出变为高阻抗状态，并且还通过上拉电阻器被上拉，使得防止处于输入电平的存储器复位出信号402被输出到存储器设备113。延迟控制电路131是用于根据从复位1C121输出的触发信号输出存储器复位屏蔽信号404以及导致存储器控制器107输出存储器复位出信号402的电路。当从复位1C121输出的触发信号处于复位状态处于低电平时，在首先将存储器复位屏蔽信号404设定为复位状态低电平并然后将系统复位信号401设定为复位状态低电平之后，延迟控制电路131立即输出存储器复位屏蔽信号404和系统复位信号401。当从复位1C121输出的触发信号从复位状态低电平变为复位解除状态高电平时，延迟控制电路131立即输出被设定为复位解除状态高电平的系统复位信号401，并且在经过预定延迟时间V之后输出被设定为复位解除状态高电平的存储器复位屏蔽信号404。注意，在这种情况下，与常规的例子类似，当经过比延迟时间V短的延迟时间t时，存储器复位出信号402的信号电平从低变为高。并且，当从复位1C121输出的触发信号从复位解除状态高电平变为复位状态低电平时，延迟控制电路131立即输出被设定为复位状态低电平的存储器复位屏蔽信号404,并且在经过预定延迟时间t〃之后输出被设定为复位状态低电平的系统复位信号401。[〇〇72]参照图6,首先，当用户接通图像形成装置200的电源单元231时步骤S501，存储器控制电路的硬件操作序列被启动以从电源部分122供给电力，使得图5B中出现的Vdd电力201的电压增大。此时，如果不存在从二次电池123供给的电力，那么当Vdd电力201的电压增大时，Vdd_DRAM电力202的电压也同时增大。另一方面，如果存在从二次电池123供给的电力，那么在电源单元231被接通之前，Vdd_DRAM电力202处于已供给的状态。[〇〇73]在开始从电源部分122供给电力时，Vdd电力201的电压比复位基准电压低在步骤S502中为否，由此，监视Vdd电力201的电压的复位1C121输出低电平的触发信号。响应低电平的触发信号，延迟控制电路131输出使得有效的系统复位信号401和存储器复位屏蔽信号404信号电平为低步骤S503。因此，当处于低电平的系统复位信号401从延迟控制电路131被输入时，ASIC101的内部进入系统复位状态，并且存储器控制器107输出低电平的存储器复位出信号402。[〇〇74]另一方面，当低电平的存储器复位屏蔽信号404从延迟控制电路131被输入时，来自门控电路130的输出变为高阻抗状态。在这种情况下，如果存在从二次电池123供给的电力，那么由于来自门控电路130的输出通过Vdd_DRAM电力202被上拉，因此，从门控电路130的输出流向存储器设备113的存储器复位入信号403保持在非复位状态处于高电平步骤S504〇[〇〇75]之后，复位1C121然后继续监视Vdd电力201的电压，当Vdd电力201的电压达到复位基准电压在步骤S502中为是时，复位1C121将触发信号的信号电平从低变为高。当出现该变化时，系统复位信号401立即变为复位解除状态高电平步骤S505。当高电平的系统复位信号401被输出时，ASIC101的系统复位状态被解除。当ASIC101的系统复位状态被解除时，在经过预定延迟时间t之后，存储器控制器107解除用于复位存储器设备113的低电平的存储器复位出信号402的输出，S卩，将存储器复位出信号402的信号电平从低变为高步骤S506。并且，当触发信号的信号电平从低变为高时，如图5B所示，在经过比延迟时间t长的预定延迟时间V之后，延迟控制电路131将存储器复位屏蔽信号404的信号电平从低变为高，以由此解除来自门控电路130的输出信号的屏蔽步骤S507。因此，当电源被接通时执行的硬件操作序列被终止。[〇〇76]如上所述，通过防止低电平的存储器复位入信号403被输入到存储器设备113,在存储器控制器107从断电状态重新启动的情况下，也能够使存储器设备113保持在自刷新状态中。[〇〇77]另一方面，通过以下的方式执行接通电源时的软件控制:[〇〇78]首先，响应步骤S505中的系统复位信号401的解除，CPU102开始软件操作以由此通过使用内部RAM开始执行引导程序的执行步骤S700。在该时间点处，存储器控制器107还没有访问存储器设备113。[〇〇79]然后，CPU102检查是否从二次电池123输出电池满信号以由此确定二次电池123是有效还是无效步骤S701。如果二次电池123有效，那么CPU102在步骤S506中确认存储器复位出信号402的信号电平已变为高，并然后保持从存储器控制器107输出到存储器设备113的存储器复位出信号402的解除状态高电平步骤S702。[0080]然后，在步骤S703中，CPU102通过检查数据的完整性来检查存储在存储器设备113中的数据是否正常。如果存储在存储器设备113中的数据已被正常备份在步骤S703中为是，那么CPU102通过使用存储在存储器设备113中的数据开始执行可引导程序步骤S704。在这种情况下，存储器复位出信号402的复位解除状态被保持。注意，由ASIC101的CPU102执行存储器控制电路的软件控制处理，由此，不可能在软件控制处理中检查没有输入到ASIC101的存储器复位屏蔽信号404的信号电平是否已在步骤S507中变为高。但是，在软件控制处理中执行定时控制，使得在开始步骤S704之前步骤S507终止。这使得能够肯定地开始步骤S704中的可引导程序的执行。[0081]另一方面，如果作为检查是否输出电池满信号的结果已知二次电池123无效在步骤S701中为否，或者如果存储在存储器设备113中的数据的完整性还没有被保留在步骤S703中为否，那么CPU102确认存储器复位出信号402已在步骤S506中变为高，然后，在步骤S705中，从存储器控制器107向存储器设备113输出变为复位状态低电平的存储器复位出信号402。当在存储器复位出信号402的该输出之后经过了预定的时间段时，存储器复位出信号402变为解除状态高电平步骤S706，并且存储器设备113被初始化步骤S707。如上所述，由于通过ASIC101的CPU102执行存储器控制电路的软件控制处理，因此不可能在软件控制处理中检查没有输入到ASIC101的存储器复位屏蔽信号404的信号电平是否已在步骤S507中变为高。但是，在软件控制处理中执行定时控制，使得步骤S507在开始步骤S705之前终止。这使得能够在紧挨着步骤S705之前在软件控制处理中肯定地确认存储器复位出信号402的信号电平已在步骤S506中变为高。[〇〇82]然后，存储在NORROM111中的程序被加载到存储器设备113中步骤S708，并且在存储器设备113上开始可引导程序的执行步骤S709。因此，当接通电源时执行的软件控制处理终止。[〇〇83]下面，将通过使用图7中的流程图参照图4B和图5B描述当关断电源时执行的硬件控制处理。[0084]图7是当图1中出现的存储器控制电路断电时执行的硬件操作序列的流程图。[〇〇85]参照图7,当在接通电源时执行的将在后面参照图8描述的软件控制处理响应断电操作而终止时步骤S600，开始在关断电源时执行的硬件操作序列。[〇〇86]在步骤S601中，CPU102确定二次电池123是有效还是无效。如果在步骤S601中确定二次电池123有效在步骤S601中为是，那么，即使当Vdd电力201的电压由于断电操作而降低时，也保持Vdd_DRAM电力202的电压步骤S602。然后，在Vdd电力201的电压降低到复位基准电压的时间点处，复位1C121向延迟控制电路131输出低电平的触发信号。如图5B所示，响应低电平的触发信号，延迟控制电路131向门控电路130输出使得有效信号电平为低的存储器复位屏蔽信号404,并然后在经过延迟时间t〃之后，向ASIC101和ASIC101内的存储器控制器107输入被设定为复位状态低电平的系统复位信号401步骤S603。[〇〇87]这里，在后面描述的图8中的步骤S805由于事故没有正常终止的情况下，如图5B所示，当低电平的系统复位信号401被输入到存储器控制器107时，存储器控制器107立即将输出的存储器复位出信号402的信号电平从高变为低步骤S604。但是，即使在这种情况下，在此时从存储器控制器107输出到存储器设备113的低电平的存储器复位出信号402也可肯定地通过门控电路130被屏蔽，该门控电路130处于通过在步骤S602中输入的低电平的存储器复位屏蔽信号404关闭的状态中。[0088]另一方面，在步骤S805已正常终止的情况下，即使当低电平的系统复位信号401被输入到存储器控制器107时，存储器复位出信号402的信号电平也不在步骤S604中变为低，而是通过步骤S805中的软件控制保持为高。这使得能够防止在断电处理期间向存储器设备113输入低电平的存储器复位入信号403。[〇〇89]注意，不管步骤S805是否已正常终止，门控电路130都处于通过低电平的存储器复位屏蔽信号404关闭的状态中，并且，二次电池123也处于有效状态，从而导致门控电路130的输出被上拉，由此存储器复位入信号403的信号电平保持在非复位状态处于高电平中步骤S605。[0090]然后，在步骤S605中，在保持Vdd_DRAM电力202的供给的同时关断Vdd电力201步骤S606，并且存储器设备113保持在自刷新模式中，直到二次电池123被放电并且变空为止步骤S607。[〇〇91]另一方面，如果在步骤S601中确定二次电池123无效在步骤S601中为否，那么随着Vdd电力201的电压降低，Vdd_DRAM电力202的电压也同时降低步骤S608。然后，当Vdd电力201的电压降低到复位基准电压时，复位1C121向延迟控制电路131输出低电平的触发信号。响应低电平的触发信号，延迟控制电路131向门控电路130输入使得有效信号电平为低的存储器复位屏蔽信号404,然后，如图5B所示，在经过延迟时间t〃之后将系统复位信号401的信号电平变为低步骤S609，并且将低电平的系统复位信号401输入到ASIC101和ASIC101内的存储器控制器107。当低电平的系统复位信号401被输入到存储器控制器107时，存储器控制器107立即将输出的存储器复位出信号402的信号电平从高变为低步骤S604。[〇〇92]此时，虽然低电平的存储器复位出信号402由于门控电路130处于通过低电平的存储器复位屏蔽信号404关闭的状态中而被屏蔽，但是，由于二次电池123处于无效状态中，因此门控电路130的输出不被上拉，由此存储器复位入信号403不保持在非复位状态中步骤S611。然后，当Vdd电力201被关断时步骤S612，Vdd_DRAM电力202也被关断步骤S613，然后终止本处理。[0093]图8是当图1中出现的存储器控制电路断电时执行的软件控制处理的流程图。与图6中的处理类似，通过包含于存储器控制电路的ASIC101中的CPU102执行存储器控制电路的软件控制处理。[〇〇94]当检测到由用户执行的断电操作时步骤S800，CPU102对除存储器设备113以外可由ASIC101控制的所有部件开始需要在关断电力之前执行的断电前终止处理，诸如数据保存步骤S801。[〇〇95]然后，在步骤S802中，CPU102确定二次电池123是有效处于被连接并且充分充电的状态中还是无效处于断开或者没有充分放电的状态中。如果在步骤S802中确定二次电池123有效在步骤S802中为是，那么CPU102确定是否在主电源关断的状态下备份存储器设备113步骤S803。例如，在进行设定使得在下一通电操作中在高速启动模式中启动装置的情况下，或者在进行设定使得存储在存储器设备113中的日志数据等要被保留的情况下，在步骤S803中确定存储器设备113要被备份。[〇〇96]如果在步骤S803中确定存储器设备113要被备份在步骤S803中为是，那么CPU102将存储器设备113迀移到自刷新模式步骤S804。然后，CPU102控制存储器控制器107以不从存储器控制器107向存储器设备113输出低电平的存储器复位出信号402,即，控制存储器控制器107以使存储器复位出信号402保持在高电平步骤S805:暂停单元的操作。然后，当对除存储器设备113以外可由ASIC101控制的所有部件执行了断电操作时步骤S806，本处理终止。在本软件控制处理终止之后，处理迀移到当电源被关断时执行的图7中的上述的硬件操作处理。[〇〇97]另一方面，如果在步骤S802中确定二次电池123无效在步骤S802中为否，或者如果在步骤S803中确定存储器设备113不要被备份在步骤S803中为否，那么本处理立即终止，并且处理迀移到当电源关断时执行的上述的图7中的硬件操作处理。[0098]图9是由图1中出现的存储器控制电路的软件执行的、用于记录保持在存储器设备113中的日志数据的处理的流程图。[〇〇99]如果在程序的执行期间出现日志因素需要日志数据的记录的事件，那么处理前进到步骤S101，其中，CPU102检查缓冲器113a图2中的缓冲器1和缓冲器113b图2中的缓冲器2中的哪一个由日志数据一次存储目的地标记指示，该日志数据一次存储目的地标记指示存储器设备113中的作为用于暂时存储日志数据的区域的日志数据存储目的地。[0100]如果在步骤S101中确认日志数据一次存储目的地标记指示缓冲器113a图2中的缓冲器1，那么处理前进到步骤S102,在该步骤S102中，日志数据被记录在存储器设备113的缓冲器113a图2中的缓冲器1中。[〇1〇1]然后，在步骤S103中，CPU102确定存储器设备113的缓冲器113a图2中的缓冲器1 是否为满。如果在步骤S103中确定存储器设备113的缓冲器113a图2中的缓冲器1没有满在步骤S103中为否，那么处理前进到步骤S107以返回。另一方面，如果在步骤S103中确定DRAM中的缓冲器1为满在步骤S103中为是，那么日志数据从存储器设备113的缓冲器1被传送到作为储存器的eMMC112的日志数据存储区域112a在图2中，也表示为日志数据1步骤S104。然后，在步骤S105中，日志数据一次存储目的地标记变为缓冲器113b图2中的缓冲器2，并且处理前进到步骤S106以返回。[0102]另一方面，如果在步骤S101中确定日志数据一次存储目的地标记指示缓冲器113b图2中的缓冲器2，那么处理前进到步骤S108,在该步骤S108中，日志数据记录在存储器设备113的缓冲器113b图2中的缓冲器2中。[〇1〇3]然后，在步骤S109中，CPU102确定存储器设备113的缓冲器113b图2中的缓冲器2 是否为满。如果在步骤S109中确定存储器设备113的缓冲器113b图2中的缓冲器2没有满在步骤S109中为否，那么处理前进到步骤S107以返回。另一方面，如果在步骤S109中确定存储器设备113的缓冲器113b图2中的缓冲器2为满在步骤S109中为是，那么日志数据从存储器设备113的缓冲器113b图2中的缓冲器2被传送到作为储存器的eMMC112的日志数据存储区域112b在图2中，也表示为日志数据2步骤S110。然后，在步骤S111中，日志数据一次存储目的地标记变为缓冲器113a图2中的缓冲器1，处理前进到步骤S112以返回。[〇1〇4]其它实施例[0105]本发明的实施例还可以由系统或装置的计算机实现，该系统或装置的计算机读取并且执行记录在存储介质其还可以被更完整地称为“非暂时性计算机可读存储介质”上的计算机可执行指令例如，一个或多个程序以便执行一个或多个上述实施例的功能，和或包括用于执行一个或多个上述实施例的功能的一个或多个电路例如，专用集成电路ASIC，以及可由该系统或装置的计算机，例如通过从存储介质读取并执行计算机可执行指令以执行一个或多个上述实施例的功能，和或控制一个或多个电路以执行一个或多个上述实施例的功能而执行的方法，实现本发明的实施例。该计算机可以包括一个或多个处理器例如中央处理单元CPU，微处理单元MPU，并且可以包括分离的计算机或者分离的处理器的网络，以便读取并且执行该计算机可执行指令。该计算机可执行指令可例如被从网络或者存储介质提供给计算机。存储介质可以包括，例如，硬盘、随机存取存储器RAM、只读存储器ROM、分布式计算系统的存储设备、光盘诸如压缩盘CD、数字通用盘DVD或者蓝光盘BDTM、闪速存储器设备和存储卡等中的一个或多个。[0106] 本发明的实施例还可以通过如下的方法来实现，S卩，通过网络或者各种存储介质将执行上述实施例的功能的软件程序提供给系统或装置，该系统或装置的计算机或是中央处理单元CPU、微处理单元MPU读出并执行程序的方法。[0107] 虽然已参照示例性实施例说明了本发明，但应理解，本发明不限于公开的示例性实施例。所附权利要求的范围应被赋予最宽泛的解释以包含所有这样的变更方式以及等同的结构和功能。[0108] 本申请要求在2015的8月26日提交的日本专利申请N0.2015-167004的权益，其通过引用全文并入本文。

权利要求：1.一种存储器控制电路，其特征在于，所述存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述存储器控制电路包括:屏蔽电路，被设置在易失性存储器与存储器控制器之间，用于在有效的屏蔽信号输入时屏蔽存储器复位信号；确定单元，被配置为在出现使第二电源的电压值比所述预定值低的事件且第一电源也接通的情况下，确定是否保持所述数据;和输出控制电路，被配置为在通过所述确定单元确定要保持数据的情况下通过向所述屏蔽电路输出使得有效的屏蔽信号来使所述屏蔽电路屏蔽存储器复位信号。2.根据权利要求1所述的存储器控制电路，还包括触发电路，所述触发电路被配置为监视供给到存储器控制器的第二电源的电压值，并根据被监视的第二电源的电压值以可变的方式向所述输出控制电路输出有效无效触发信号，以及其中，当第二电源的电压值变得比所述预定值低时，所述触发电路将触发信号从无效触发信号变为有效触发信号，并且向所述输出控制电路输出有效触发信号，其中，在从所述触发电路输出的触发信号改变之后，所述输出控制电路在第一定时处，将屏蔽信号从无效屏蔽信号变为有效屏蔽信号并且向所述屏蔽电路输出有效屏蔽信号，并且在比第一定时晚的第二定时处，将系统复位信号从无效系统复位信号变为有效系统复位信号并且向存储器控制器输出有效系统复位信号，以及其中，当从所述输出控制电路输出的系统复位信号改变时，存储器控制器将存储器复位信号从无效存储器复位信号变为有效存储器复位信号并且输出有效存储器复位信号。3.根据权利要求1所述的存储器控制电路，其中所述屏蔽电路在其输出侧具有通过第一电源上拉的上拉电阻器。4.一种存储器控制电路，其特征在于，所述存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述存储器控制电路包括:屏蔽电路，被设置在易失性存储器与存储器控制器之间，用于在有效的屏蔽信号输入时屏蔽存储器复位信号；输出控制电路，被配置为在第二电源被接通之后第二电源的电压值没有达到所述预定值的时间期间向所述屏蔽电路输出有效的屏蔽信号;和恢复单元，被配置为在第二电源被接通之后第二电源的电压值变得等于或高于所述预定值时第一电源接通的情况下，通过使用所述数据使存储器控制电路的操作被恢复。5.根据权利要求4所述的存储器控制电路，还包括触发电路，所述触发电路被配置为监视供给到存储器控制器的第二电源的电压值，并且根据被监视的第二电源的电压值以可变的方式向所述输出控制电路输出有效无效触发信号，以及其中，当第二电源的电压值变得等于或高于所述预定值时，所述触发电路将触发信号从有效触发信号变为无效触发信号，并且向所述输出控制电路输出无效触发信号，其中，在从所述触发电路输出的触发信号改变之后，所述输出控制电路在第一定时处，将系统复位信号从有效系统复位信号变为无效系统复位信号并且向存储器控制器输出无效系统复位信号，并且还在比第一定时晚的第二定时处，将屏蔽信号从有效屏蔽信号变为无效屏蔽信号并且向所述屏蔽电路输出无效屏蔽信号，以及其中，在从所述输出控制电路输出的系统复位信号改变之后，存储器控制器在比第二定时早的第三定时处，将存储器复位信号从有效存储器复位信号变为无效存储器复位信号并且输出无效存储器复位信号。6.—种存储器控制电路，其特征在于，所述存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述存储器控制电路包括:确定单元，被配置为在出现使第二电源的电压值比所述预定值低的事件且第一电源也接通的情况下，确定是否保持所述数据;和暂停电路，被配置为在通过所述确定单元确定要保持所述数据的情况下，使存储器控制器不输出存储器复位信号。7.根据权利要求1所述的存储器控制电路，其中，易失性存储器是DDR3-SDRAM。8.—种存储器控制电路的控制方法，其特征在于，该存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述控制方法包括:在有效的屏蔽信号被产生时，屏蔽存储器复位信号；在出现使第二电源的电压值比所述预定值低的事件且第一电源也接通的情况下，确定是否保持所述数据;和在确定要保持所述数据的情况下，通过使屏蔽信号有效来屏蔽存储器复位信号。9.根据权利要求8所述的控制方法，还包括监视供给到存储器控制器的第二电源的电压值，并且根据被监视的第二电源的电压值以可变的方式来输出有效无效触发信号；当第二电源的电压值变得比所述预定值低时，将触发信号从无效触发信号变为有效触发信号；在触发信号改变之后，在第一定时处，将屏蔽信号从无效屏蔽信号变为有效屏蔽信号，并且在比第一定时晚的第二定时处，将系统复位信号从无效系统复位信号变为有效系统复位信号并且向存储器控制器输出有效系统复位信号;和当系统复位信号改变时，使存储器控制器将存储器复位信号从无效存储器复位信号变为有效存储器复位信号并且输出有效存储器复位信号。10.根据权利要求8所述的控制方法，其中，存储器控制电路包含屏蔽电路，所述屏蔽电路在其输出侧具有通过第一电源上拉的上拉电阻器，并且执行存储器复位信号的屏蔽。11.一种存储器控制电路的控制方法，其特征在于，该存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述控制方法包括:在有效的屏蔽信号被产生时，屏蔽存储器复位信号；在第二电源被接通之后第二电源的电压值没有达到所述预定值的时间期间，产生用于屏蔽存储器复位信号的有效的屏蔽信号;和在第二电源被接通之后第二电源的电压值变得等于或高于所述预定值时第一电源接通的情况下，通过使用所述数据使存储器控制电路的操作被恢复。12.根据权利要求11所述的控制方法，还包括监视供给到存储器控制器的第二电源的电压值并且根据被监视的第二电源的电压值以可变的方式来输出有效无效触发信号；当第二电源的电压值变得等于或高于所述预定值时，将触发信号从有效触发信号变为无效触发信号；在触发信号改变之后，在第一定时处，将系统复位信号从有效系统复位信号变为无效系统复位信号并且向存储器控制器输出无效系统复位信号，并且还在比第一定时晚的第二定时处，将屏蔽信号从有效屏蔽信号变为无效屏蔽信号;和在系统复位信号改变之后，使存储器控制器在比第二定时早的第三定时处，将存储器复位信号从有效存储器复位信号变为无效存储器复位信号并且输出无效存储器复位信号。13.—种存储器控制电路的控制方法，其特征在于，该存储器控制电路包含存储器控制器，所述存储器控制器在第二电源的电压值变得等于或高于预定值之后通过改变有效的存储器复位信号来执行数据存储器复位处理，所述数据存储器复位处理包含当从第一电源正供给电力时操作的易失性存储器中保持的数据的删除，所述控制方法包括:在出现使第二电源的电压值比所述预定值低的事件且第一电源也接通的情况下，确定是否保持所述数据;和在确定要保持所述数据的情况下，使存储器控制器不输出存储器复位信号。14.根据权利要求13所述的控制方法，其中，易失性存储器是DDR3-SDRAM。

百度查询： 佳能株式会社 用于控制存储器设备的存储器控制电路及其控制方法

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