申请/专利权人：西南电子技术研究所(中国电子科技集团公司第十研究所)

申请日：2020-09-28

公开（公告）日：2021-01-05

公开（公告）号：CN112187276A

主分类号：H03M1/66(20060101)

分类号：H03M1/66(20060101)

优先权：

专利状态码：有效-授权

法律状态：2023.03.21#授权;2021.01.22#实质审查的生效;2021.01.05#公开

摘要：本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。

主权项：1.一种多通道DAC采样同步系统，包括：连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，并且FPGA芯片并行连接多通道高速数模转换器DAC，其特征在于：FPGA芯片内置程序软件集成了时钟配置模块、数字信号源生成模块、DAC配置模块和JESD204B配置模块；外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，分别为时钟配置模块、DAC配置模块提供逻辑时钟，为时钟分配芯片提供参考时钟；时钟配置模块对时钟分配芯片多路时钟信号输出完成具体参数配置，为数字信号源生成模块提供逻辑时钟，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；电源供电后，外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，JESD204B配置模块根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。

全文数据：

权利要求：

百度查询： 西南电子技术研究所(中国电子科技集团公司第十研究所) 多通道DAC采样同步系统

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD