申请/专利权人：合肥京东方光电科技有限公司;京东方科技集团股份有限公司

申请日：2017-10-31

公开（公告）日：2021-01-05

公开（公告）号：CN107564459B

主分类号：G09G3/20(20060101)

分类号：G09G3/20(20060101);G11C19/28(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.01.05#授权;2018.02.02#实质审查的生效;2018.01.09#公开

摘要：一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括数据寄存电路和数据输出电路。数据寄存电路配置为将输入信号寄存在第一节点，且第一节点可以响应于第一时钟信号和第二时钟信号而进行复位；数据输出电路配置为响应于第一时钟信号将第一节点寄存的输入信号输出至输出端。该移位寄存器单元可以实现自行复位功能。

主权项：1.一种移位寄存器单元，包括：数据寄存电路和数据输出电路；其中，所述数据寄存电路配置为将输入信号寄存在第一节点，且所述第一节点可以响应于第一时钟信号和第二时钟信号而进行复位；所述数据输出电路配置为响应于所述第一时钟信号将所述第一节点寄存的所述输入信号输出至输出端；其中，所述数据寄存电路包括第一寄存电路和第二寄存电路，所述第一寄存电路和第一电压端、第二电压端、第一时钟信号端、第二时钟信号端、第二节点以及第三节点连接，且配置为将所述输入信号反相传输至所述第三节点并寄存在所述第三节点；所述第二寄存电路和所述第一电压端、所述第二电压端、所述第一节点以及所述第三节点连接，且配置为将所述第三节点的电位反相传输至所述第一节点并寄存在所述第一节点；其中，所述第二寄存电路包括：第七晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第一节点连接；第八晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压；第二存储电容，其第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第七晶体管为P型晶体管，所述第八晶体管为N型晶体管。

全文数据：移位寄存器单元、栅极驱动电路、显示装置及驱动方法技术领域[0001]本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。背景技术[0002]在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成G〇AGatedriverOnArray来对栅线进行驱动。[0003]例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。发明内容[0004]本公开至少一实施例提供一种移位寄存器单元，包括数据寄存电路和数据输出电路。所述数据寄存电路配置为将输入信号寄存在第一节点，且所述第一节点可以响应于第一时钟信号和第二时钟信号而进行复位;所述数据输出电路配置为响应于所述第一时钟信号将所述第一节点寄存的所述输入信号输出至输出端。[0005]例如，在本公开一实施例提供的移位寄存器单元中，所述数据寄存电路和所述第一电压端、第二电压端、第一时钟信号端、第二时钟彳目号端、所述第一节点以及第一点连接。所述数据输出电路和所述第一电压端、所述第二电压端、所述第一时钟信号端以及所述第一节点连接。[0006]例如，在本公开一实施例提供的移位寄存器单元中，所述数据寄存电路包括第一寄存电路和第二寄存电路。所述第一寄存电路和所述第一电压端、所述第二电压端、所述第一时钟信号端、所述第二时钟信号端、所述第二节点以及第三节点连接，且配置为将所述输入信号反相传输至所述第三节点并寄存在所述第三节点。所述第二寄存电路和所述第一电压端、所述第二电压端、所述第一节点以及所述第三节点连接，且配置为将所述第三节点的电位反相传输至所述第一节点并寄存在所述第一节点。[0007]例如，在本公开一实施例提供的移位寄存器单元中，所述数据输出电路包括逻辑与非电路和第一反相电路。所述逻辑与非电路和所述第一电压端、所述第二电压端、所述^一时钟信号端、所述第一节点以及第四节点连接，且配置为在所述第一时钟信号端输入高电平时，将所述第一节点的寄存的所述输入信号反相输出至所述第一反相电路。所述第一反相电路和所述第一电压端、所述第二电压端以及所述第四节点连接，且配置为将所述逻辑与非电路输出的信号反相输出至所述输出端。[0008]例如，本公开一实施例提供的移位寄存器单元还包括数据输入电路。所述数据输入电路和输入端、所述第一电压端、所述第二电压端以及所述第二节点连接，且配置为将所述输入信号输入至所述数据寄存电路。[0009]例如，在本公开一实施例提供的移位寄存器单元中，所述数据输入电路包括:第一晶体管，其栅极配置为和所述第一电压端连接以接收第一电压，第一极配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述第二节点连接;以及第二晶体管，其栅极配置为和所述第二电压端连接以接收第二电压，第一极配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述第二节点连接。所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管。[0010]例如，在本公开一实施例提供的移位寄存器单元中，所述第一寄存电路包括:第三晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第一电压端连接以接收第一电压;第四晶体管，其栅极配置为和所述第二节点连接，第一极配置为和所述第三晶体管的第二极连接，第二极配置为和所述第三节点连接;第五晶体管，其栅极配置为和所述第二节点连接，第一极配置为和所述第四晶体管的第二极连接;第六晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和所述第五晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压;第一存储电容，其第一极配置为和所述第三节点连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第三晶体管和所述第四晶体管为P型晶体管，所述第五晶体管和所述第六晶体管为N型晶体管。[0011]例如，在本公开一实施例提供的移位寄存器单兀中，所述第二寄存电路包括:第七晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第一节点连接;第八晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压;第二存储电容，其第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第七晶体管为P型晶体管，所述第八晶体管为N型晶体管。[0012]例如，在本公开一实施例提供的移位寄存器单元中，所述逻辑与非电路包括:第九晶体管，其栅极配置为和所述第一节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第四节点连接;第十晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第四节点连接;第十一晶体管，其栅极配置为和所述第一节点连接，第一极配置为和所述第四节点连接;第十二晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第十一晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第九晶体管和所述第十晶体管为P型晶体管，所述第十一晶体管和所述第十二晶体管为N型晶体管。[0013]例如，在本公开一实施例提供的移位寄存器单元中，所述第一反相电路包括:第十三晶体管，其栅极配置为和所述第四节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述输出端连接;第十四晶体管，其栅极配置为和所述第四节点连接，第一极配置为和所述输出端连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第十三晶体管为P型晶体管，所述第十四晶体管为N型晶体管。[0014]例如，本公开一实施例提供的移位寄存器单元还包括缓存降噪电路。所述缓存降噪电路和所述第一电压端、所述第二电压端、所述输出端以及所述数据输出电路连接，且配置为将所述数据输出电路输出的信号进行缓存降噪后输出至所述输出端。[0015]例如，在本公开一实施例提供的移位寄存器单元中，所述缓存降噪电路包括第二反相电路和第三反相电路。所述第二反相电路和所述第一电压端、所述第二电压端、以及所述数据输出电路连接，且配置为将所述数据输出电路输出的信号进行反相后输出至所述第三反相电路;所述第三反相电路和所述第一电压端、所述第二电压端、以及所述输出端连接，且配置为将所述第二反相电路输出的信号进行反相后输出至所述输出端。[0016]例如，在本公开一实施例提供的移位寄存器单元中，所述第二反相电路包括:第十五晶体管，其栅极配置为和所述数据输出电路连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第三反相电路连接;第十六晶体管，其栅极配置为和所述第十五晶体管的栅极连接，第一极配置为和所述第十五晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第三反相电路包括:第十七晶体管，其栅极配置为和所述第二反相电路连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述输出端连接;第十八晶体管，其栅极配置为和所述第十七晶体管的栅极连接，第一极配置为和所述第十七晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压。所述第十五晶体管和所述第十七晶体管为P型晶体管，所述第十六晶体管和所述第十八晶体管为N型晶体管。[0017]本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例所述的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接。[0018]本公开至少一实施例还提供一种显示装置，包括本公开任一实施例所述的驱动装置。[0019]本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括:第一阶段，提供低电平的所述第一时钟信号和高电平的所述第二时钟信号，所述数据寄存电路将所述输入信号寄存在所述第一节点；第二阶段，提供高电平的所述第一时钟信号和低电平的所述第二时钟信号，所述数据输出电路将所述第一节点寄存的所述输入信号输出至所述输出端;第三阶段，提供低电平的所述第一时钟信号和高电平的所述第二时钟信号，所述数据寄存电路将所述第一节点复位，所述数据输出电路将所述输出端复位。附图说明[0020]为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。[0021]图1为本公开实施例的一个示例提供的一种移位寄存器单元的示意图；[0022]图2为本公开实施例的另一个示例提供的一种移位寄存器单元的示意图；[0023]图3为本公开一实施例的又一个示例提供的一种移位寄存器单元的示意图；[0024]图4为图2中所示的移位寄存器单元的一种具体实现示例的电路示意图；[0025]图5为图3中所示的移位寄存器单元的一种具体实现示例的电路示意图；[0026]图6为对应于图5中所示的移位寄存器单元工作时的信号时序图；[0027]图7为本公开实施例的一个示例提供的一种栅极驱动电路的示意图；[0028]图8为对应于图7中所示的栅极驱动电路工作时的信号时序图；[0029]图9为本公开实施例的另一个示例提供的一种栅极驱动电路的示意图；以及[0030]图10为本公开实施例提供的一种显示装置的示意图。具体实施方式[0031]为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。[0032]除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。[0033]在显示面板技术中，为了实现低成本和窄边框，可以采用GOAGatedriverOnArray技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。例如，该显示面板可以为液晶显示LCD面板或有机发光二极管0LED显示面板。[0034]本公开至少一实施例提供一种移位寄存器单元，包括数据寄存电路和数据输出电路。数据寄存电路配置为将输入信号寄存在第一节点，且第一节点可以响应于第一时钟信号和第二时钟信号而进行复位。数据输出电路配置为响应于第一时钟信号将第一节点寄存的输入信号输出至输出端。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置以及驱动方法。[0035]本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，可以实现自行复位功能，同时还可以降低晶体管的应力（stress时间，进而延长移位寄存器单元的使用寿命及提高移位寄存器单元的稳定性。[0036]下面结合附图对本公开的实施例及其示例进行详细说明。[0037]本公开实施例的一个示例提供一种移位寄存器单元100,如图1所示，该移位寄存器单元100包括数据寄存电路110和数据输出电路120。[0038]该数据寄存电路110配置为将输入信号寄存在第一节点N1，且第一节点N1可以响应于第一时钟信号和第二时钟信号而进行复位。[0039]例如，该数据寄存电路110可以配置为与第一电压端VDD、第二电压端VSS、第一时钟信号端CLKA、第二时钟信号端CLKB、第一节点N1以及第二节点N2连接，从而在第一时钟信号端CLKA输入的第一时钟信号以及第二时钟信号端CLKB输入的第二时钟信号的控制下，使第一节点N1与第一电压端VDD实现电连接，从而可以将输入信号寄存在第一节点N1。[0040]需要说明的是，第二节点N2可以配置为直接与输入端INPUT连接，也可以配置为通过其他电路与输入端INPUT连接，从而可接收输入信号，本公开的实施例对此不作限定。输入信号通过输入端INPUT传输至第二节点N2。[0041]例如，该数据寄存电路110还可以配置为在第一时钟信号端CLKA输入的第一时钟信号以及第二时钟信号端CLKB输入的第二时钟信号的控制下，使第一节点N1与第二电压端VSS实现电连接，从而可以对第一节点N1的电位进行下拉复位。[0042]例如，第一电压端VDD可以配置为保持输入直流高电平信号，第二电压端VSS可以配置为保持输入直流低电平信号，输入信号为高电平的有效信号，以下各实施例与此相同，不再赘述。[0043]例如，如图2所示，在本公开实施例的一个示例中，该数据寄存电路110可以包括第一寄存电路111和第二寄存电路112。[0044]例如，该第一寄存电路111可以和第一电压端VDD、第二电压端VSS、第一时钟信号端CLKA、第二时钟信号端CLKB、第二节点N2以及第三节点N3连接，且配置为将输入信号反相传输至第三节点N3并寄存在第三节点N3。例如，该第一寄存电路111可以配置为在第二节点N2的电位、第一时钟信号端CLKA输入的第一时钟信号以及第二时钟信号端CLKB输入的第二时钟信号的控制下，使第三节点N3与第一电压端VDD或第二电压端VSS实现电连接，从而可以将输入信号反相传输至第三节点N3并寄存在第三节点N3。[0045]例如，该第二寄存电路112可以和第一电压端VDD、第二电压端VSS、第一节点N1以及第三节点N3连接，且配置为将第三节点N3的电位反相传输至第一节点N1并寄存在第一节点N1。例如，该第二寄存电路112可以配置为在第三节点N3的电位的控制下，使第一节点N1与第一电压端VDD或第二电压端VSS实现电连接，从而可以将第三节点N3的电位反相传输至第一节点N1并寄存在第一节点N1。[0046]该数据输出电路120配置为响应于第一时钟信号将第一节点N1寄存的输入信号输出至输出端OUT。[0047]例如，该数据输出电路12〇可以配置为与第一电压端VDD、第二电压端VSS、第一时钟信号端CLKA以及第一节点N1连接，从而在第一节点N1的电位以及第一时钟信号端CLKA输入的第一时钟信号的控制下，使输出端OUT与第一电压端VDD实现电连接，从而可以将第一节点N1寄存的输入信号输出至输出端OUT。[0048]需要说明的是，数据输出电路120可以直接与输出端OUT连接，也可以通过其他电路与输出端OUT连接，以输出相应的信号，本公开的实施例对此不作限定。[0049]例如，如图2所示，在本公开实施例的一个示例中，该数据输出电路120可以包括逻辑与非电路121和第一反相电路122。[0050]例如，该逻辑与非电路121可以和第一电压端VDD、第二电压端VSS、第一时钟信号端CLKA、第一节点N1以及第四节点N4连接，且配置为在第一时钟信号端CLKA输入高电平时，将第一节点N1的寄存的输入信号反相输出至第一反相电路122。例如，该逻辑与非电路121可以配置为在第一节点N1的电位和第一时钟信号端CLKA输入的高电平的控制下，使第四节点N4与第一电压端VDD或第二电压端VSS实现电连接，从而可以将第一节点N1的寄存的输入信号反相输出至第一反相电路122。[0051]例如，该第一反相电路I22可以和第一电压端VDD、第二电压端VSS以及第四节点N4连接，且配置为将逻辑与非电路121输出的信号反相输出至输出端OUT。例如，该第一反相电路122可以配置为在第四节点N4的电位的控制下，使输出端OUT与第一电压端VDD或第二电压端VSS实现电连接，从而可以将逻辑与非电路121输出的信号反相输出至输出端OUT。[OO52]例如，可以采用多个级联的上述移位寄存器单元100构成一栅极驱动电路。当使用该栅极驱动电路驱动显示装置时，可以通过第一时钟信号端CLKA输入的第一时钟信号和第二时钟信号端CLKB输入的第二时钟信号的相互配合，实现栅极扫描信号的输出以及实现移位寄存器单元100的自行复位。[0053]例如，如图3所示，在本公开实施例的一个示例中，移位寄存器单元1〇〇还可以包括数据输入电路130。[0054]例如，该数据输入电路130可以和输入端INPUT、第一电压端VDD、第二电压端VSS以及第二节点N2连接，且配置为将输入信号输入至数据寄存电路110。例如，该输入电路130可以配置为在第一电压端VDD输入的第一电压和第二电压端VSS输入的第二电压的控制下，使输入端INPUT与第二节点N2实现电连接，从而可以将输入信号输入至第二节点N2,即输入至数据寄存电路110。[0055]需要说明的是，本公开的实施例中的第一电压端VDD例如保持输入直流高电平信号，将该直流高电平称为第一电压;第二电压端VSS例如保持输入直流低电平信号，将该直流低电平称为第二电压。以下各实施例与此相同，不再赘述。[0056]例如，如图3所示，在本公开实施例的另一个示例中，移位寄存器单元1〇〇在输出电路120之后还可以包括缓存降噪电路140。[0057]例如，该缓存降噪电路140可以和第一电压端VDD、第二电压端VSS、输出端OUT以及数据输出电路120连接，且配置为将数据输出电路120输出的信号进行缓存降噪后输出至输出端OUT。[0058]例如，在一个示例中，如图3所示，缓存降噪电路140可以包括第二反相电路141和第三反相电路142。[0059]例如，第二反相电路141可以和第一电压端VDD、第二电压端VSS、以及数据输出电路120连接，且配置为将数据输出电路120输出的信号进行反相后输出至第三反相电路丨42。[0060]例如，第三反相电路142可以和第一电压端VDD、第二电压端VSS、以及输出端OUT连接，且配置为将第二反相电路141输出的信号进行反相后输出至输出端〇UT。[0061]由此，通过缓存降噪电路140中的第二反相电路141和第三反相电路142,可以对数据输出电路120的输出信号进行两次反相以实现缓存降噪。[0062]例如，图2中所示的移位寄存器单元100在一个示例中可以具体实现为图4所示的电路结构。如图4所示，该移位寄存器单元100包括:第三至第十四晶体管T3-T14、第一存储电容C1以及第二存储电容C2。[0063]如图4所示，更详细地，第一寄存电路111可以实现为第三晶体管至第六晶体管T3—TC以及第一存储电容C1。例如，第三晶体管T3的栅极配置为和第一时钟信号端CLKA连接以接收第一时钟信号，第一极配置为和第一电压端VDD连接以接收第一电压;第四晶体管以的栅极配置为和第二节点N2连接，第一极配置为和第三晶体管T3的第二极连接，第二极配置为和第三节点N3连接;第五晶体管T5的栅极配置为和第二节点N2连接，第一极配置为和第四晶体管T4的第二极连接;第六晶体管的栅极配置为和第二时钟信号端CLKA连接以接收第二时钟信号，第一极配置为和第五晶体管T5的第二极连接，第二极配置为和第二电压端VSS连接以接收第二电压;第一存储电容C1的第一极配置为和第三节点N3连接，第二极配置乃邪弟一电仕觸Vbb连揆以接收弟二电压。例如，第三晶体管T3和第四晶体管14为？型晶体管，第五晶体管T5和第六晶体管T6为N型晶体管。[0064]第二寄存电路112可以实现为第七晶体管H、第八晶体管T8以及第二存储电容C2。例如，第七晶体管17的栅极配置为和第三节点N3连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和第一节点N1连接;第八晶体管T8的栅极配置为和第三节点N3连接，第一极配置为和第一节点N1连接，第二极配置为和第二电压端vss连接以接g第二电压;第二存储电容C2的第一极配置为和第一节点N1连接，第二极配置为和第二电压端VSS连接以接收第二电压。例如，第七晶体管T7*P型晶体管，第八晶体管T8*N型晶体管。[0065]逻辑与非电路121可以实现为第九晶体管至第十二晶体管T9—T12。例如，第九晶体管T9的栅极配置为和第一节点N1连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和第四节点N4连接;第十晶体管T10的栅极配置为和第一时钟信号端CLKA连接以接收弟一时钟7[目号，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和第四节点N4连接;第^一•晶体管T11的栅极配置为和第一节点N1连接，第一极配置为和第四节点N4连接;第十二晶体管T12的栅极配置为和第一时钟信号端ClkA连接以接收第一时钟信号，第一极配置为和第^^一晶体管T11的第二极连接，第二极配置为和第二电压端VSS连接以接收第二电压。例如，第九晶体管T9和第十晶体管T10为p型晶体管，第十一晶体管H1和第十二晶体管T12为N型晶体管。[0066]第一反相电路122可以实现为第十三晶体管T13和第十四晶体管T14。例如，第十三晶体管T13的栅极配置为和第四节点N4连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和输出端OUT连接;第十四晶体管Ti4的栅极配置为和第四节点财连接，第一极配置为和输出端OUT连接，第二极配置为和第二电压端VSS连接以接收第二电压。例如，第十三晶体管n3为P型晶体管，第十四晶体管T14为N型晶体管。[0067]图3中所示的移位寄存器单元1〇〇在一个示例中可以具体实现为图5所示的电路结构。如图5所示，该移位寄存器单元1〇〇与图4中所示的移位寄存器单元100的区别在于还包括第一晶体管T1、第二晶体管T2以及第十五晶体管至第十八晶体管T15-T18。[0068]如图5所示，更详细地，数据输入电路130可以实现为第一晶体管T1和第二晶体管T2。例如，第一晶体管T1的栅极配置为和第一电压端VDD连接以接收第一电压，第一极配置为和输入端INPUT连接以接收输入信号，第二极配置为和第二节点N2连接;第二晶体管12的栅极配置为和第二电压端VSS连接以接收第二电压，第一极配置为和输入端input连接以接收输入信号，第二极配置为和第二节点N2连接。例如，第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管。[0069]需要说明的是，在本公开的一些实施例中，数据输入电路130也可以只包括第一晶体管n或只包括第二晶体管T2,本公开的实施例对此不作限定。[0070]第二反相电路141可以实现为第十五晶体管T15和第十六晶体管T16。例如，第十五晶体管ns的栅极配置为和数据输出电路12〇连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和第三反相电路142连接;第十六晶体管T16的栅极配置为和第十五晶体管T15的栅极连接，第一极配置为和第十五晶体管T15的第二极连接，第二极配置为和第二电压端VSS连接以接收第二电压。例如，第十五晶体管T15为P型晶体管，第十六晶体管T16为N型晶体管。[0071]苐三反相电路142可以实现为第十七晶体管T17和第十八晶体管H8。例如，第十七晶体管T17的栅极配置为和第二反相电路141连接，第一极配置为和第一电压端VDD连接以接收第一电压，第二极配置为和输出端OUT连接;第十八晶体管T18的栅极配置为和第十七晶体管T17的栅极连接，第一极配置为和第十七晶体管T17的第二极连接，第二极配置为和第二电压端VSS连接以接收第二电压。例如，第十七晶体管T17为p型晶体管，第十八晶体管T18为N型晶体管。[0072]一图5中其他晶体管以及第一存储电容C1和第二存储电容：2的连接关系可以参考图4中所示的移位寄存器单元100的相应描述，这里不再赘述。[0073]需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。[0074]图6为对应于图5中所示的移位寄存器单元100工作时的信号时序图。下面结合图6所示的信号时序图，对图5所示的移位寄存器单元的工作原理进行说明，在图6所示的第一阶段1、第二阶段2以及第三阶段3三个阶段中，该移位寄存器单元1〇〇可以进行如下操作。[0075]在第一阶段1，输入端INPUT输入高电平，第一时钟信号端CLKA输入低电平，第二时钟信号端CLKB输入高电平，第一电压端VDD输入高电平，第二电压端VSS输入低电平。由于第一电压端VDD输入高电平，第一晶体管T1导通，第二电压端VSS输入低电平，第二晶体管T2导通，从而使得输入端INPUT与第二节点N2实现电连接，输入端INPUT输入的高电平传输至第二节点N2。[0076]由于第二节点N2的电位为高电平，第一时钟信号端CLKA输入低电平，第二时钟信号端CLKB输入高电平，所以第四晶体管T4截止，第三晶体管T3、第五晶体管T5和第六晶体管T6导通，从而使得第三节点N3与第二电压端VSS实现电连接，第一存储电容C1可以通过第五晶体管T5和第六晶体管T6放电，从而第三节点N3的电位被下拉至低电平。[0077]由于第三节点N3的电位为低电平，第七晶体管17导通，第八晶体管T8截止，所以使得第一节点N1与第一电压端VDD实现电连接，第一电压端VDD输入的高电平可以对第二存储电容C2进行充电，从而使得第一节点N1的电位被上拉至高电平。在此阶段，输入端INPUT输入的高电平信号被寄存在第一节点N1。[0078]由于第一节点N1的电位为高电平，第一时钟信号端CLKA输入低电平，使得第九晶体管T9和第十二晶体管H2截止，第十晶体管T10和第十一晶体管T11导通，从而使得第四节点N4与第一电压端VDD实现电连接，第四节点N4的电位被上拉至高电平。[0079]由于第四节点N4的电位为高电平，使得第十三晶体管T13截止，第十四晶体管T14导通，从而数据输出电路120将第二电压端VSS的低电平信号输出。[0080]由于第二反相电路141和数据输出电路120连接，此时数据输出电路120输出的低电平信号传输至第二反相电路141，所以第十五晶体管T15导通，第十六晶体管T16截止，使得第二反相电路141的输出端与第一电压端VDD实现电连接，从而第二反相电路141输出高电平信号。[0081]由于第三反相电路142和第二反相电路141连接，此时第二反相电路141输出的高电平信号传输至第三反相电路142,所以第十七晶体管T17截止，第十八晶体管T18导通，从而使得输出端OUT与第二电压端VSS实现电连接，输出端〇UT的电位被下拉至低电平，所以在本阶段输出端OUT输出低电平信号。[0082]在第一阶段1中，通过第一时钟信号端CLKA输入的第一时钟信号和第二时钟信号端CLKB输入的第二时钟信号的控制，将输入端INPUT输入的输入信号寄存在数据寄存电路110中。[0083]在第二阶段2,输入端INPUT输入低电平，第一时钟信号端CLKA输入高电平，第二时钟信号端CLKB输入低电平，第一电压端VDD仍然输入高电平，第二电压端VSS仍然输入低电平。由于第一电压端VDD输入高电平，第二电压端VSS输入低电平，使得第一晶体管T1和第二晶体管T2仍然导通，从而使得第二节点N2与输入端INPUT实现电连接，输入端INPUT输入的低电平传输至第二节点N2,所以在此阶段，第二节点N2的电位为低电平。[0084]由于第二节点N2的电位为低电平，第一时钟信号端CLKA输入高电平，第二时钟信号端CLKB输入低电平，所以第三晶体管T3、第五晶体管T5和第六晶体管T6截止，第四晶体管T4导通，由此第一存储电容C1使得第三节点N3的电位继续保持在低电平。[0085]由于第三节点N3的电位为低电平，所以第一节点N1的电位可以继续保持上一阶段寄存的高电平。[0086]由于第一节点N1的电位继续保持在高电平状态，第一时钟信号端CLKA输入高电平，所以第九晶体管T9和第十晶体管T10截止，第十一晶体管T11和第十二晶体管H2导通，从而使得第四节点N4与第二电压端VSS实现电连接，第四节点N4的电位被下拉至低电平。[0087]由于第四节点N4的电位为低电平，使得第十三晶体管T13导通，第十四晶体管T14截止，从而数据输出电路120将第一电压端VDD输入的高电平信号输出。[0088]由于第二反相电路141和数据输出电路1加连接，此时数据输出电路120输出是高电平信号传输至第二反相电路141，所以第十五晶体管T15截止，第十六晶体管T16导通，使得第二反相电路141的输出端与第二电压端VSS实现电连接，从而将第二反相电路141的输出信号下拉至低电平。[0089]由于第三反相电路142和第二反相电路141连接，此时第二反相电路141输出的低电平信号传输至第三反相电路142,所以第十七晶体管T17导通，第十八晶体管T18截止，从而使得输出端OUT与第一电压端VDD实现电连接，第一电压端VDD输入的高电平信号输出至输出端OUT。所以在第二阶段2,数据输出电路120将第一阶段1中第一节点N1寄存的输入信号经过缓存降噪电路140的降噪后输出至输出端OUT。[0090]在第二阶段2中，通过第一时钟信号端CLKA输入的第一时钟信号和第二时钟信号端CLKB输入的第二时钟信号的控制，将在第一阶段1中寄存在数据寄存电路110中的输入信号，经过缓存降噪后输出至输出端OUT。[0091]在第三阶段3,第一时钟信号端CLKA输入低电平，第二时钟信号端CLKB输入高电平，输入端INPUT输入低电平，第一电压端VDD仍然输入高电平，第二电压端VSS仍然输入低电平。由于第一电压端VDD输入高电平，第二电压端VSS输入低电平，第一晶体管T1和第二晶体管T2仍然导通，使得第二节点N2与输入端INPUT实现电连接，输入端INPUT输入的低电平传输至第二节点N2,所以在此阶段，第二节点N2的电位为低电平。[0092]由于第二节点N2的电位为低电平、第一时钟信号端CLKA输入低电平以及第二时钟信号端CLKB输入高电平，所以第三晶体管T3、第四晶体管T4和第六晶体管T6导通，第五晶体管T5截止，从而使得第三节点N3与第一电压端VDD实现电连接。第一电压端VDD输入的高电平可以对第一存储电容C1进行充电，从而使得第三节点N3的电位被上拉至高电平。[0093]由于第三节点N3的电位被上拉至高电平，所以第七晶体管17截止，第八晶体管T8导通，从而使得第一节点N1与第二电压端VSS实现电连接，第二存储电容C2可以通过第八晶体管T8进行放电，第一节点N1的电位被下拉至低电平，从而实现对第一节点阶的复位。[0094]由于第一节点N1的电位为低电平，第一时钟信号端CLKA输入低电平，使得第九晶体管T9和第十晶体管no导通，第十一晶体管T11和第十二晶体管T12截止，从而使得第四节点N4与第一电压端VDD实现电连接，第四节点N4的电位被上拉至高电平。[0095]由于第四节点N4的电位为高电平，使得第十三晶体管T13截止，第十四晶体管T14导通，从而数据输出电路120将第二电压端VSS的低电平信号输出。数据输出电路120的输出信号再经过缓存降噪电路140的缓存降噪后输出至输出端OUT，所以在此阶段，输出端OUT被下拉复位。[0096]在第三阶段3中，通过第一时钟信号端CLKA输入的第一时钟信号和第二时钟信号端CLKB输入的第二时钟信号的控制，对第一节点N1的电位进行复位，同时实现对输出端OUT的自行复位。[0097]本公开的实施例中提供的移位寄存器单元100,可以将输入端INPUT输入的输入信号先寄存在数据寄存电路110中，并在第一时钟信号端CLKA输入高电平信号时，通过数据输出电路120以及缓存降噪电路130将数据寄存电路110寄存的输入信号经过缓存降噪后输出至输出端0UT，以实现栅极扫描信号的输出。同时该移位寄存器单元还可以在第一时钟信号端CLKA输入的第一时钟信号和第二时钟信号端CLKB输入的第二时钟信号的配合下，实现输出端OUT的自行复位。[0098]另外，本公开的实施例中提供的移位寄存器单元100,通过晶体管和存储电容的组合使用，可以降低晶体管的应力时间，进而延长移位寄存器单元100的使用寿命及提高移位寄存器单元100的稳定性。[0099]本公开实施例的一个示例提供一种栅极驱动电路10，如图7所示，该栅极驱动电路10包括多个级联的移位寄存器单元，例如移位寄存器单元可以采用本公开的实施例中提供的移位寄存器单元1〇〇。该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。[0100]需要说明的是，图7中仅示意性的示出了三个移位寄存器单元100,本公开的实施例包括但不限于此。[0101]例如，如图7所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端顶TOT和上一级移位寄存器单元的输出端OUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV图中未示出）。[0102]例如，如图7所示，第N-lN为大于1的整数级移位寄存器单元的输出端为0UT-N-1，第N级移位寄存器单元的输出端为0UT_N，第N+1级移位寄存器单元的输出端为〇UT_N+l。[0103]例如，当采用该栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路1〇设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级移位寄存器单元100的输出端OUT可以配置为依序和该多行栅线连接，以用于输出逐行扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10,以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。[0104]例如，该栅极驱动电路10还可以包括第一时钟信号线CLK1和第二时钟信号线CLK2。例如，在本示例中，第一时钟信号线CLK1可以配置为和第2n-ln为大于0的整数级移位寄存器单元100的第一时钟信号端CLKA连接，第二时钟信号线CLK2可以配置为和第2n-l级移位寄存器单元1〇〇的第二时钟信号端CLKB连接;第一时钟信号线CLK1可以配置为和第2n级移位寄存器单元100的第二时钟信号端CLKB连接，第二时钟信号线CLK2可以配置为和第2n级移位寄存器单元100的第一时钟信号端CLKA连接。[0105]例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图8中所示的时序。[0106]如图7所示，该栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和第一时钟信号线CLK1以及第二时钟信号线CLK2连接，以向各级移位寄存器单元100提供时钟信号。时序控制器200还可以被配置为提供触发信号STV。[0107]本公开的实施例提供的栅极驱动电路10可以输出栅极逐行扫描信号，并且在第一时钟信号和第二时钟信号的配合下，可以实现对各级移位寄存器单元1〇〇的输出端OUT的自行复位。[0108]例如，如图9所示，本公开实施例的另一个示例提供一种栅极驱动电路10,该栅极驱动电路10包括多个级联的移位寄存器单元，例如移位寄存器单元可以采用本公开的实施例中提供的移位寄存器单元100。该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。[0109]需要说明的是，图9中仅示意性的示出了三个移位寄存器单元100,本公开的实施例包括但不限于此。[0110]例如，如图9所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV图中未示出）。[0111]例如，如图9所示，第N-2N为大于2的整数级移位寄存器单元的输出端为0UT_N-2，第N级移位寄存器单元的输出端为〇UT_N，第N+2级移位寄存器单元的输出端为0UT_N+2。[0112]在本示例中，当采用该栅极驱动电路10驱动一显示面板时，可以在显示面板的一侧设置栅极驱动电路10以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路10以用于驱动偶数行栅线。[0113]例如，该栅极驱动电路1〇还可以包括第一时钟信号线CLK1和第二时钟信号线CLK2。例如，在本示例中，第一时钟信号线CLK1可以配置为和各级移位寄存器单元100的第一时钟信号端CLKA连接，第二时钟信号线CLK2可以配置为和各级移位寄存器单元100的第二时钟信号端CLKB连接。[0114]需要说明的是，本公开的实施例包括但不限于此，例如第一时钟信号线CLK1还可以配置为和各级移位寄存器单元100的第二时钟信号端CLKB连接，同时第二时钟信号线CLK2还可以配置为和各级移位寄存器单元1〇〇的第一时钟信号端CLKA连接。[0115]例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图8中所示的时序。[0116]如图9所示，该栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和第一时钟信号线CLK1以及第二时钟信号线CLK2连接，以向各级移位寄存器单元100提供时钟信号。时序控制器200还可以被配置为提供触发信号STV。[0117]本公开的实施例提供的栅极驱动电路10可以输出栅极逐行扫描信号，并且在第一时钟信号和第二时钟信号的配合下，可以实现对各级移位寄存器单元100的输出端OUT的自行复位。[01181本公开的实施例还提供一种显示装置1，如图10所示，该显示装置1包括本公开的实施例提供的任一栅极驱动电路10。该显示装置1包括由多个像素单元30构成的阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列;栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。[0119]需要说明的是，显示装置1可以为:液晶面板、液晶电视、显示器、0LED面板、0LED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。[0120]本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元1〇〇的相应描述，这里不再赘述。[0121]本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元100。例如，该驱动方法包括如下操作。[0122]第一阶段，提供低电平的第一时钟信号和高电平的第二时钟信号，数据寄存电路110将输入信号寄存在第一节点N1;[0123]第二阶段，提供高电平的第一时钟信号和低电平的第二时钟信号，数据输出电路120将第一节点N1寄存的输入信号输出至输出端OUT;[0124]第三阶段，提供低电平的第一时钟信号和高电平的第二时钟信号，数据寄存电路110将第一节点N1复位，数据输出电路120将输出端OUT复位。[0125]需要说明的是，关于该驱动方法的详细描述可以参考本公开实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。[0126]本公开的实施例中提供的移位寄存器单元的驱动方法，可以输出栅极逐行扫描信号，并且在第一时钟信号和第二时钟信号的配合下，可以实现输出端OUT的自行复位。[0127]以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

权利要求：.一种移位寄存器单元，包括:数据寄存电路和数据输出电路;其中，所述数据寄存电路配置为将输入信号寄存在第一节点，且所述第一节点可以响应于第一时钟信号和第二时钟信号而进行复位；所述数据输出电路配置为响应于所述第一时钟信号将所述第一节点寄存的所述输入信号输出至输出端。2.根据权利要求1所述的移位寄存器单元，其中，所述数据寄存电路和所述第一电压端、第二电压端、第一时钟信号端、第二时钟信号端、所述第一节点以及第二节点连接；所述数据输出电路和所述第一电压端、所述第二电压端、所述第一时钟信号端以及所述第一节点连接。3.根据权利要求2所述的移位寄存器单元，其中，所述数据寄存电路包括第一寄存电路和第二寄存电路，其中，所述第一寄存电路和所述第一电压端、所述第二电压端、所述第一时钟信号端、所述第二时钟信号端、所述第二节点以及第三节点连接，且配置为将所述输入信号反相传输至所述第三节点并寄存在所述第三节点；所述第二寄存电路和所述第一电压端、所述第二电压端、所述第一节点以及所述第三节点连接，且配置为将所述第三节点的电位反相传输至所述第一节点并寄存在所述第一节点。4.根据权利要求2所述的移位寄存器单元，其中，所述数据输出电路包括逻辑与非电路和第一反相电路，其中，所述逻辑与非电路和所述第一电压端、所述第二电压端、所述第一时钟信号端、所述第一节点以及第四节点连接，且配置为在所述第一时钟信号端输入高电平时，将所述第一节点的寄存的所述输入信号反相输出至所述第一反相电路；所述第一反相电路和所述第一电压端、所述第二电压端以及所述第四节点连接，且配置为将所述逻辑与非电路输出的信号反相输出至所述输出端。5.根据权利要求2所述的移位寄存器单元，还包括数据输入电路，其中，所述数据输入电路和输入端、所述第一电压端、所述第二电压端以及所述第二节点连接，且配置为将所述输入信号输入至所述数据寄存电路。6.根据权利要求5所述的移位寄存器单元，其中，所述数据输入电路包括：第一晶体管，其栅极配置为和所述第一电压端连接以接收第一电压，第一极配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述第二节点连接；第二晶体管，其栅极配置为和所述第二电压端连接以接收第二电压，第一极配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述第二节点连接；所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管。7.根据权利要求3所述的移位寄存器单元，其中，所述第一寄存电路包括：第三晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第一电压端连接以接收第一电压；第四晶体管，其栅极配置为和所述第二节点连接，第一极配置为和所述第三晶体管的第二极连接，第二极配置为和所述第三节点连接；4弟五晶体管，其栅极配置为和所述第二节点连接，第一极配置为和所述第四晶体管的第二极连接；第六晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和所述第五晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压；第一存储电容，其第一极配置为和所述第三节点连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第三晶体管和所述第四晶体管为P型晶体管，所述第五晶体管和所述第六晶体管为N型晶体管。8.根据权利要求3所述的移位寄存器单元，其中，所述第二寄存电路包括：第七晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第一节点连接；第八晶体管，其栅极配置为和所述第三节点连接，第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压；第二存储电容，其第一极配置为和所述第一节点连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第七晶体管为P型晶体管，所述第八晶体管为N型晶体管。9.根据权利要求4所述的移位寄存器单元，其中，所述逻辑与非电路包括：第九晶体管，其栅极配置为和所述第一节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第四节点连接；第十晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第四节点连接；第十一晶体管，其栅极配置为和所述第一节点连接，第一极配置为和所述第四节点连接；第十二晶体管，其栅极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第一极配置为和所述第十一晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第九晶体管和所述第十晶体管为?型晶体管，所述第^--晶体管和所述第十二晶体管为N型晶体管。10.根据权利要求4所述的移位寄存器单元，其中，所述第一反相电路包括：第十三晶体管，其栅极配置为和所述第四节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述输出端连接；第十四晶体管，其栅极配置为和所述第四节点连接，第一极配置为和所述输出端连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第十三晶体管为P型晶体管，所述第十四晶体管为N型晶体管。11.根据权利要求2-10任一所述的移位寄存器单元，还包括缓存降噪电路，其中，所述缓存降噪电路和所述第一电压端、所述第二电压端、所述输出端以及所述数据输出电路连接，且配置为将所述数据输出电路输出的信号进行缓存降噪后输出至所述输出端。12.根据权利要求11所述的移位寄存器单元，其中，所述缓存降噪电路包括第二反相电路和第三反相电路，其中，所述第二反相电路和所述第一电压端、所述第二电压端、以及所述数据输出电路连接，且配置为将所述数据输出电路输出的信号进行反相后输出至所述第三反相电路；所述第三反相电路和所述第一电压端、所述第二电压端、以及所述输出端连接，且配置为将所述第二反相电路输出的信号进行反相后输出至所述输出端。13.根据权利要求12所述的移位寄存器单元，其中，所述第二反相电路包括：第十五晶体管，其栅极配置为和所述数据输出电路连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第三反相电路连接；第十六晶体管，其栅极配置为和所述第十五晶体管的栅极连接，第一极配置为和所述第十五晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压；所述第三反相电路包括：第十七晶体管，其栅极配置为和所述第二反相电路连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述输出端连接；第十八晶体管，其栅极配置为和所述第十七晶体管的栅极连接，第一极配置为和所述第十七晶体管的第二极连接，第二极配置为和所述第二电压端连接以接收第二电压；其中，所述第十五晶体管和所述第十七晶体管为P型晶体管，所述第十六晶体管和所述第十八晶体管为N型晶体管。14.一种栅极驱动电路，包括多个级联的如权利要求1-13任一所述的移位寄存器单元，其中，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接。15.—种显示装置，包括如权利要求14所述的驱动装置。16.—种权利要求1所述的移位寄存器单元的驱动方法，包括：第一阶段，提供低电平的所述第一时钟信号和高电平的所述第二时钟信号，所述数据寄存电路将所述输入信号寄存在所述第一节点；第二阶段，提供高电平的所述第一时钟信号和低电平的所述第二时钟信号，所述数据输出电路将所述第一节点寄存的所述输入信号输出至所述输出端；第三阶段，提供低电平的所述第一时钟信号和高电平的所述第二时钟信号，所述数据寄存电路将所述第一节点复位，所述数据输出电路将所述输出端复位。

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