申请/专利权人：四川科道芯国智能技术股份有限公司

申请日：2020-09-14

公开（公告）日：2021-01-05

公开（公告）号：CN111934671B

主分类号：H03K23/00(20060101)

分类号：H03K23/00(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.01.05#授权;2020.12.01#实质审查的生效;2020.11.13#公开

摘要：本发明涉及一种多频点除频器和控制电路，移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器，第一或门的输入端分别与首个移位触发器的输出端和第n个移位触发器的输出端相连，第一或门的输出端与多路选择器的控制端相连，时钟输出寄存器的输入端与多路选择器的输出端相连，时钟输出寄存器的信号端和移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号，时钟输出寄存器信号输出端输出将待分频的时钟信号进行1N分频的分频信号。实现了将分频系数为质数的待分频时钟信号进行分频，有效避免了高速时钟的timing问题。

主权项：1.一种多频点除频器，其特征在于，应用于N分频的电路，包括：移位寄存器；所述移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器；第一或门；所述第一或门的输入端分别与所述首个移位触发器的输出端和第n个移位触发器的输出端相连；其中，N为质数，；多路选择器；所述第一或门的输出端与所述多路选择器的控制端相连；时钟输出寄存器；所述时钟输出寄存器的输入端与所述多路选择器的输出端相连，所述时钟输出寄存器的第一输出端和所述时钟输出寄存器的第二输出端分别与所述多路选择器的输入端相连；所述时钟输出寄存器的信号端和所述移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号；所述时钟输出寄存器的信号输出端输出将所述待分频的时钟信号进行1N分频的分频信号；其中，所述时钟输出寄存器包括第一时钟触发器；所述分频信号包括第一分频信号；所述第一时钟触发器的Q端作为所述时钟输出寄存器的第一输出端，所述第一时钟触发器的端作为所述时钟输出寄存器的第二输出端，所述第一时钟触发器的D端作为所述时钟输出寄存器的输入端，所述第一时钟触发器的Clk端作为所述时钟输出寄存器的信号端；所述第一时钟触发器的Q端作为所述时钟输出寄存器信号输出端，输出将所述待分频的时钟信号进行1N分频的所述第一分频信号；或者所述时钟输出寄存器包括第二时钟触发器、第三时钟触发器和第二或门；所述分频信号包括第二分频信号；所述第二时钟触发器的Q端作为所述时钟输出寄存器的第一输出端，所述第二时钟触发器的端作为所述时钟输出寄存器的第二输出端，所述第二时钟触发器的D端作为所述时钟输出寄存器的输入端，所述第二时钟触发器的Clk端和所述第三时钟触发器的Clk端作为所述时钟输出寄存器的信号端；所述第二时钟触发器的Q端还与所述第三时钟触发器的D端相连；所述第二或门的输入端分别与所述第二时钟触发器的Q端和所述第三时钟触发器的Q端相连，所述第二或门的输出端作为所述时钟输出寄存器信号输出端，输出将所述待分频的时钟信号进行1N分频的所述第二分频信号。

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