申请/专利权人：爱思开海力士有限公司

申请日：2016-04-11

公开（公告）日：2021-01-08

公开（公告）号：CN106681931B

主分类号：G06F12/02(20060101)

分类号：G06F12/02(20060101)

优先权：["20151106 KR 10-2015-0155567"]

专利状态码：有效-授权

法律状态：2021.01.08#授权;2018.01.30#实质审查的生效;2017.05.17#公开

摘要：一种数据储存设备包括非易失性存储器件和控制器，控制器被配置成：根据从主机设备提供的逻辑地址构建逻辑地址组，每个逻辑地址组包括开始逻辑地址和与开始逻辑地址相对应的有效地址标志；通过将逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；以及通过参照地址映射表来执行来自主机设备的请求。

主权项：1.一种数据储存设备，包括：非易失性存储器件；以及控制器，适用于：基于从主机设备提供的所有逻辑地址构建多个逻辑地址组，其中所述多个逻辑地址组中的每个包括被包括在相应逻辑地址组中的一个或更多个逻辑地址的开始逻辑地址和与所述一个或更多个逻辑地址中的每个相对应的一个或更多个有效地址标志；以及通过将所述多个逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；其中所述一个或更多个有效地址标志指示所述一个或更多个逻辑地址中的相应的每个逻辑地址是否有效，其中有效的逻辑地址包括存在于地址映射表中的逻辑地址或者被映射到所述物理地址的逻辑地址，以及其中所述控制器确定在设置状态下与有效地址标志对应的逻辑地址为所述有效的逻辑地址，以及在重置状态下与有效地址标志对应的逻辑地址为无效的逻辑地址。

全文数据：数据储存设备及其操作方法[0001]相关申请的交叉引用[0002] 本申请要求2015年11月6日在韩国知识产权局提交的韩国专利申请10-2015_0155567的优先权，其通过引用整体合并于此。技术领域[0003]本发明的各个实施例总体而言涉及一种数据储存设备，且更具体地，涉及一种用于构造数据储存设备的地址映射表的方法。背景技术[0004]计算机环境的范例已经转移到无所不在的计算，使得计算机系统能够随时随地使用。作为便携式电子设备诸如移动电话、数字相机和笔记本电脑的使用已经快速增加的结果。这种便携式电子设备使用采用半导体存储器件的数据储存设备来储存数据。[0005]由于使用半导体存储器件的数据储存设备没有机械活动部件，因此其提供良好的稳定性和耐久性且能够以高信息访问速度和低功耗来操作。具有这些优点的数据储存设备的示例包括通用串行总线USB存储器件、具有各种接口的存储卡以及固态驱动器SSD。[0006]通常，耦接至数据储存设备的主机设备将逻辑地址提供给数据储存设备。数据储存设备将提供的逻辑地址转换为对应的物理地址，并且基于转换的物理地址来执行请求的操作。针对这种地址转换操作，数据储存设备可以采用地址映射表。发明内容[0007]各个实施例针对一种用于构建数据储存设备的地址映射表的方法。[0008]在一个实施例中，一种数据储存设备可以包括非易失性存储器件和控制器，控制器适用于:根据从主机设备提供的逻辑地址构建逻辑地址组，每个逻辑地址组包括开始逻辑地址和与开始逻辑地址相对应的有效地址标志;通过将逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；以及通过参照地址映射表来执行来自主机设备的请求。[0009]在一个实施例中，一种用于操作包括非易失性存储器件的数据储存设备的方法可以包括:根据从主机设备提供的逻辑地址构建逻辑地址组，每个逻辑地址组包括开始逻辑地址和与开始逻辑地址相对应的有效地址标志;通过将逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；以及通过参照地址映射表来执行来自主机设备的请求。[0010]在一个实施例中，一种数据储存设备可以包括非易失性存储器件和控制器，控制器适用于:从多个逻辑地址构建逻辑地址组，其中逻辑地址组中的每个包括开始逻辑地址和指示从开始逻辑地址起的连续逻辑地址是否有效的有效地址标志；以及将逻辑地址组映射到非易失性存储器件的物理地址。[0011]根据实施例，可以减小地址映射表的大小。附图说明[0012]图1是图示根据本发明的一个实施例的数据储存设备的框图。[0013]图2是图示图1所示的随机存取存储器的示例的示图。[0014]图3是图示根据本发明的一个实施例的地址转换的示例的示图。[0015]图4是图示根据图3的地址转换而产生的地址映射表的示图。[0016]图5是图示根据本发明的一个实施例的用于构造地址映射表的方法的示图。[0017]图6和图7是图示根据本发明的各个实施例的地址映射表的示例的示图。[0018]图8是图示根据本发明的一个实施例的包括数据储存设备的数据处理系统的框图。[0019]图9是图示根据本发明的一个实施例的包括固态驱动器SSD的数据处理系统的框图。[0020]图1O是图示图9所示的SSD控制器的示例的框图。[0021]图11是图示根据本发明的一个实施例的包括数据储存设备的计算机系统的框图。[0022]图12是图示根据本发明的一个实施例的数据储存设备中包括的非易失性存储器件的框图。具体实施方式[0023]在本发明中，在结合附图阅读下面的示例性实施例之后，优点、特征和实现它们的方法将会变得更加明显。然而，本发明可以以不同形式来实施且不应解释为局限于本文所阐述的实施例。确切地说，提供这些实施例来充分详细地描述本发明，以使本发明所属领域的技术人员能够实践本发明。[0024]要理解，本发明的实施例不限于附图所示的细节，附图不一定按比例绘制，且在一些情况下，比例可能已经被夸大，以便更加清楚地描绘本发明的某些特征。另外，尽管本文可以使用特定的术语，但是要理解，本文所用的术语仅仅是出于描述特定实施例的目的，而并非意在限制本发明的范围。[0025]此外，如本文所用的，术语“和或”包括相关联的所列项目中的一个或更多个的任何组合和所有组合。另外，将理解，当一个元件被称为在另一个元件“上”，“连接到”或“耦接至Γ另一个元件时，它可以直接在另一个元件上、直接连接或耦接到另一元件，或者可以存在中间元件。如本文所用的，除非上下文另外明确指示，否则单数形式也意图包括复数形式。还将理解，术语“包括”、“包含”当在本说明书中使用时表示存在至少一个所述的特征、步骤、操作和或元件，且不排除存在或增加一个或更多个其它特征、步骤、操作和或其元件。[0026]在下文，下面将参照附图经由各个实施例来描述数据储存设备及其操作方法。[0027]现在参见图1，根据本发明的一个实施例，提供数据储存设备100。数据储存设备100可以储存要由诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、车载娱乐信息系统等的主机设备未示出访问的数据。在下文，数据储存设备100还可以被称为存储系统。[0028]数据储存设备100可以根据可将数据储存设备100与主机设备电耦接的接口的协议而被制造成各种类型的储存器件中的任何一种。例如，数据储存设备100可以配置成诸如固态驱动器、MMC、e丽C、RS-MMC和微型-MMC形式的多媒体卡、SD、迷你-SD以及微型-SD形式的安全数字卡、通用串行总线USB储存器件、通用闪存UFS器件、个人计算机存储卡国际互联PCMCIA卡、外围部件互联PCI卡、PCI快速PC1-E卡、紧凑型闪存CF卡、智能媒体卡、记忆棒等的各种类型的储存器件中的任何一种。[0029]数据储存设备100可以制造成各种封装类型中的任何一种。例如，数据储存设备100可以被制造成诸如层叠式封装POP、系统级封装SIP、芯片上系统SOC、多芯片封装MCP、板上芯片C0B、晶片级制造封装WFP、晶片级层叠封装WSP等的各种封装类型中的任何一种。[0030]数据储存设备100可以包括非易失性存储器件300。非易失性存储器件300可以作为数据储存设备100的储存媒介操作。非易失性存储器件300可以根据构成存储单元区的存储单元的类型而通过诸如NAND快闪存储器件、NOR快闪存储器件、利用铁电电容器的铁电随机存取存储器FRAM、利用隧穿磁阻TMR层的磁阻随机存取存储器MRAM、利用硫族化物合金的相变随机存取存储器PRAM以及利用过渡金属氧化物的电阻式随机存取存储器ReRAM的各种类型的非易失性存储器件中的任何一种来配置。[0031] 数据储存设备100可以包括控制器200。可以使用任何合适的控制器。控制器可以控制数据储存设备的一般操作。例如，控制器可以分析和处理从主机设备接收到的信号或请求。控制器200可以将从主机设备接收到的数据传送到非易失性存储器件300。控制器200可以将从非易失性存储器件300接收到的数据传送到主机设备。控制器200可以暂时地储存要在主机设备与非易失性存储器件300之间传送的任何数据。[0032]控制器可以以硬件、软件和或它们的任何组合的形式来实施。[0033]在图1的实施例中，控制器200可以包括控制单元210和随机存取存储器230。[0034] 控制单元210可以控制控制器200的一般操作。控制单元210可以分析并处理从主机设备输入的信号或请求。为此，控制单元210可以解码并驱动加载在随机存取存储器230上的固件或软件。控制单元210可以以硬件、软件和或硬件和软件的任何合适组合的形式来实现。[0035]随机存取存储器230可以储存要由控制单元210驱动的固件和或软件。随机存取存储器230可以储存驱动固件或软件所必需的数据，例如，元数据。例如，随机存取存储器230可以作为控制单元210的工作存储器来操作。[0036]随机存取存储器230可以暂时储存要从主机设备传送到非易失性存储器件300或者从非易失性存储器件300传送到主机设备的数据。例如，随机存取存储器230可以作为数据缓冲存储器或数据高速缓冲存储器来操作。[0037]图2是图示图1的随机存取存储器230的示例的示图，以帮助解释其中驱动的固件或软件。[0038]例如，在一个实施例中，非易失性存储器件300可以是或可以包括NAND快闪存储器件，NAND快闪存储器件具有多个存储块，每个存储块具有多个存储页。在这种实施例中，控制单元210可以以存储块为基础来控制擦除操作，并且可以以页为基础来控制读取操作或编程操作。另外，由于NAND快闪存储器件不能执行重写操作，因此控制单元210可以提前执行擦除操作以便将新数据储存在储存有数据的存储单元中。[0039]控制单元210可以管理并驱动一般被称为闪存转换层FTL的固件或软件以用于控制快闪存储器件所特有的操作，以及向数据储存设备100提供与主机设备的兼容性。通过驱动这种闪存转换层FTL，数据储存设备100可以被主机设备识别为诸如硬盘的一般数据储存设备。[0040]加载在随机存取存储器230上的闪存转换层FTL可以包括一个或更多个模块，该一个或更多个模块用于执行驱动所述模块所必需的各种功能和元数据。例如，在图2的实施例中，闪存转换层FTL可以包括损耗均衡模块WL、垃圾收集模块GC、坏块管理模块BB、和或地址映射表MAP。[0041]损耗均衡模块WL可以管理非易失性存储器件300的存储块或页的损耗程度。非易失性存储器件300的存储单元可以通过编程操作和擦除操作而老化。老化的存储单元即磨损的存储单元可以导致故障例如，物理缺陷。损耗均衡模块WL可以以均等地分布在存储器之中的方式来管理存储块的擦除计数或页的编程计数，以便防止特定的存储块早于其它存储块磨损。[0042]垃圾收集模块GC可以管理用于储存碎片数据的存储块。如上所述，当非易失性存储器件300配置成快闪存储器件时，一般不能执行重写操作，且擦除操作的单位可以大于编程操作的单位。由于这个原因，当储存空间达到极限时，非易失性存储器件300会需要将分散在物理上不同位置处的有效数据收集到一个地方的操作。垃圾收集模块GC可以执行将因多次写入和擦除操作的性能而碎片化的有效数据收集到收集区的操作。[0043]坏块管理模块BB可以管理非易失性存储器件300的存储块之中的已经发生故障的存储块。如上所述，在磨损的存储单元中可能发生故障例如，物理缺陷。储存在有缺陷的存储单元中的数据不能被正确地读出。另外，数据不能正确地储存在有缺陷的存储单元中。坏块管理模块BB可以管理包括有缺陷的存储单元的存储块以防止它的进一步使用。[0044]当主机设备访问数据储存设备100例如，请求读取操作或写入操作时，主机设备可以将逻辑地址提供给数据储存设备100。数据储存设备100可以将提供的逻辑地址转换为非易失性存储器件300的物理地址，并且参考转换的物理地址来执行请求的操作。为了执行这种地址转换操作，控制单元210可以产生并管理表示地址映射关系的数据，例如，地址映射表MAP，以及可以包括闪存转换层FTL中的地址映射表MAP。[0045]现在将参照图3和图4来描述地址映射过程和地址映射表的示例。为了简单起见，在图3和图4的实施例中，针对非易失性存储器件300仅仅示出了2个存储块BI和B2，每个存储块具有2个页Pl和P2。在页Pl和P2中的每个的大小大于与逻辑地址LA相对应的数据的大小的情况下，页Pl和P2中的每个可以被分成偏移单元OS，使得页Pl和P2中的每个可以针对多个物理地址而映射。存储块BI或B2的地址、标识存储块BI或B2的页PI或P2的地址以及标识页Pl或P2的偏移0S1、0S2、0S3或0S4可以用作访问对应存储区的物理地址。[0046]在页中连续地设置偏移的情况下，可以通过存储块B的地址、页P的地址和偏移OS来构建地址映射表。如图3所示，在存储块中连续地设置偏移的情况下，可以仅通过存储块B的地址和偏移OS来构建地址映射表。[0047]在主机设备请求写入与逻辑地址ILAl相对应的数据的情况下，主机设备可以将逻辑地址ILAl提供给数据储存设备100。数据储存设备100可以将物理地址B1、P2和0S3的存储区分配作为用于储存与逻辑地址ILAl相对应的数据的存储区。数据储存设备100可以参考地址转换而以表格的形式来管理逻辑地址ILAl与物理地址B1、P2和0S3的映射关系。[0048]图5是图示根据本发明的一个实施例的用于构造地址映射表的方法的示图。由于地址映射表应当包括物理地址针对所有相应逻辑地址的映射关系，因此地址映射表的大小会相当大。然而，地址映射表的大小减小得越多，用于储存或驱动地址映射表所必需的数据储存设备的资源可能减小得越多。[0049]根据本发明的一个实施例，为了减小地址映射表的大小，可以以压缩的形式来构建地址映射表的逻辑地址LA。例如，如图5所示，可以通过开始逻辑地址SLA和与开始逻辑地址SLA相对应的一个或更多个有效地址标志VAF来表达逻辑地址LA。在下面的描述中，开始逻辑地址SLA和其对应的有效地址标志VAF将被称为逻辑地址组。[0050] 在每个逻辑地址组中，有效地址标志Fl至Fn可以分别对应于包括开始逻辑地址的连续逻辑地址，且可以用作设置对应的逻辑地址是否有效的信息。换言之，有效地址标志VAF可以指示从开始逻辑地址SLA起的与有效地址标志VAF的数量相对应的逻辑地址之中的哪些逻辑地址或地址是有效的。逻辑地址有效的事实可以意味着，在地址映射表中存在对应的逻辑地址，或者对应的逻辑地址被映射到物理地址。[0051]例如，数据“I”可以被标记为设置有效的逻辑地址，而数据“O”可以被标记为设置无效的逻辑地址即，将有效的逻辑地址重置成无效的逻辑地址。再例如，数据“O”可以被标记为设置有效的逻辑地址，而数据“I”可以被标记为设置无效的逻辑地址。在下面的描述中，将描述有效的逻辑地址被标记为“I”而无效的逻辑地址被标记为“O”。[0052]可以根据有效地址标志VAF的数量来确定开始逻辑地址SLA。即，开始逻辑地址SLA可以被增加有效地址标志VAF的数量。例如，在有效地址标志VAF的数量为2的情况下，开始逻辑地址SLA可以增加2，以及在有效地址标志VAF的数量为3的情况下可以增加3。[0053]图6和图7是图示根据本发明的各个实施例的压缩形式的逻辑地址的示图。图6示例性地示出有效地址标志VAF的数量为2的情况，而图7示例性地示出有效地址标志VAF为3的情况。[0054] 参见图6，在第一逻辑地址组LA中，开始逻辑地址SLA由数据“O”来配置。第一有效地址标志Fl由数据“I”来配置，以及第二有效地址标志F2由数据“I”来配置，意味着，在从第一逻辑地址OLAO起的与作为有效地址标志VAF的数量的2相对应的第一逻辑地址LAO与第二逻辑地址LAl之中，第一逻辑地址OLAO和第二逻辑地址ILAl是有效的。[0055] 此外，在第二逻辑地址组LA中，当有效地址标志VAF的数量为2时，开始逻辑地址SLA由增加了2的数据“2”来配置。第一有效地址标志Fl由数据“O”来配置，且第二有效地址标志F2由数据“I”来配置。这可以意味着，在从第三逻辑地址2LA2起的与作为有效地址标志VAF的数量的2相对应的第三逻辑地址LA2与第四逻辑地址LA3之中，第四逻辑地址3LA3是有效的。[0056]另外，在第三逻辑地址组LA中，开始逻辑地址SLA由增加了作为有效地址标志VAF的数量的2的数据“4”来配置。第一有效地址标志Fl由数据“I”来配置，且第二有效地址标志F2由数据“O”来配置，意味着，在从第五逻辑地址4LA4起的与作为有效地址标志VAF的数量的2相对应的第五逻辑地址LA4和第六逻辑地址LA5之中，第五逻辑地址4LA4是有效的。[0057] 参见图7，在第一逻辑地址组LA中，开始逻辑地址SLA由数据“O”来配置，且第一有效地址标志Fl由数据“I”来配置。第二有效地址标志F2由数据“I”来配置，且第三有效地址标志F3由数据“I”来配置，意味着，在从第一逻辑地址OLAO起的与作为有效地址标志VAF的数量的3相对应的第一逻辑地址LA0、第二逻辑地址LAl和第三逻辑地址LA2之中，第一逻辑地址OLAO、第二逻辑地址ILAl和第三逻辑地址2LA2是有效的。[0058] 此外，在第二逻辑地址组LA中，开始逻辑地址SLA由增加了作为有效地址标志VAF的数量的3的数据“3”来配置，且第一有效地址标志Fl由数据“I”来配置。第二有效地址标志F2由数据“I”来配置，且第三有效地址标志F3由数据“O”来配置，意味着，在从第四逻辑地址3LA3起的与作为有效地址标志VAF的数量的3相对应的第四逻辑地址LA3、第五逻辑地址LA4和第六逻辑地址LA5之中，第四逻辑地址3LA3和第五逻辑地址4LA4是有效的。[0059]另外，在第三逻辑地址组LA中，开始逻辑地址SLA由增加了作为有效地址标志VAF的数量的3的数据“6”来配置，且第一有效地址标志Fl由数据“I”来配置。第二有效地址标志F2由数据“O”来配置，且第三有效地址标志F3由数据“I”来配置，意味着，在从第七逻辑地址6LA6起的与作为有效地址标志VAF的数量的3相对应的第七逻辑地址LA6、第八逻辑地址LA7和第九逻辑地址LA8之中，第七逻辑地址6LA6和第九逻辑地址8LA8是有效的。[0060]另外，在第四逻辑地址组LA中，开始逻辑地址SLA由增加了作为有效地址标志VAF的数量的3的数据“9”来配置，且第一有效地址标志Fl由数据“I”来配置。第二有效地址标志F2由数据“O”来配置，且第三有效地址标志F3由数据“O”来配置，意味着，在从第十逻辑地址9LA9起的与作为有效地址标志VAF的数量的3相对应的第十逻辑地址LA9、第^^一逻辑地址LAlO和第十二逻辑地址LAlI之中，第十逻辑地址9LA9是有效的。[0061]因此，根据本发明的一个实施例，提供数据储存设备100，该数据储存设备100可以将从主机设备接收到的一个或更多个逻辑地址压缩，并且构建一个或更多个逻辑地址组，以便减小地址映射表的大小。例如，每个逻辑地址组可以仅包括开始逻辑地址和指示从开始逻辑地址起的连续逻辑地址是否有效的一个或更多个有效地址标志。以此方式，地址映射表不需要包括从主机设备接收到的所有逻辑地址。图8是图示根据本发明的一个实施例的包括数据储存设备的数据处理系统的框图。[0062]数据处理系统1000可以包括主机设备1100和数据储存设备1200。数据储存设备1200可以包括控制器1210和非易失性存储器件1220。数据储存设备1200可以耦接到主机设备1100，诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、车载娱乐信息系统等。[0063] 控制器1210可以包括主机接口单元1211、控制单元1212、存储器接口单元1213、随机存取存储器1214以及纠错码ECC单元1215。[0064] 控制单元1212可以响应于来自主机设备1100的请求来控制控制器1210的一般操作。控制单元1212可以驱动用于控制非易失性存储器件1220的固件或软件。控制单元1212可以管理压缩形式的地址映射表，如上面参照图5描述的地址映射表。[0065]随机存取存储器1214可以用作控制单元1212的工作存储器。可以采用随机存取存储器1214作为用于暂时储存从非易失性存储器件1220读取的数据或从主机设备1100提供的数据的缓冲存储器。[0066] 主机接口单元1211可以将主机设备1100与控制器1210接口。例如，主机接口单元1211可以经由各种接口协议诸如通用串行总线USB协议、通用闪存UFS协议、多媒体卡丽C协议、外围部件互联PCI协议、PCI快速PC1-E协议、并行高级技术附件PATA协议、串行高级技术附件SATA协议、小型计算机系统接口SCSI协议、串行附接SCSISAS协议等中的一种来与主机设备1100通信。[0067] 存储器接口单元1213可以将控制器1210和非易失性存储器件1220接口。存储器接口单元1213可以将命令和地址提供给非易失性存储器件1220。另外，存储器接口单元1213可以与非易失性存储器件1220交换数据。[0068]纠错码单元1215可以检测从非易失性存储器件1220读取的数据的错误。此外，纠错码单元1215可以配置成当检测到的错误处于可纠正的范围之内时纠正检测到的错误。[0069]可以采用非易失性存储器件1220作为数据储存设备1200的储存媒介。非易失性存储器件1220可以包括多个非易失性存储芯片或裸片NVM_1至NVM_k。[0070]控制器1210和非易失性存储器件1220可以被制造为各种数据储存设备中的任何一种。例如，控制器1210和非易失性存储器件1220可以集成到一个半导体器件中，且可以被制造为丽C、eMMC、RS-MMC和微型-MMC形式的多媒体卡、SD、迷你-SD和微型-SD形式的安全数字卡、通用串行总线USB储存器件、通用闪存UFS器件、个人计算机存储卡国际互联PCMCIA卡、紧凑型闪存CF卡、智能媒体卡、记忆棒等中的任何一种。[0071]图9是图示根据本发明的一个实施例的包括固态驱动器SSD的数据处理系统的框图。[0072] 数据处理系统2000可以包括主机设备2100和固态驱动器SSD2200。[0073] SSD2200可以包括SSD控制器2210、缓冲存储器件2220、非易失性存储器件2231至223η、电源2240、信号连接器2250以及电源连接器2260。[0074] SSD控制器2210可以响应于来自主机设备2100的请求来访问非易失性存储器件2231至223η。[0075]缓冲存储器件2220可以暂时储存要储存在非易失性存储器件2231至223η中的数据。另外，缓冲存储器件2220可以暂时储存从非易失性存储器件2231至223η读取的数据。暂时储存在缓冲存储器件2220中的数据可以在SSD控制器2210的控制之下传送到主机设备2100或非易失性存储器件2231至223η。[0076]非易失性存储器件2231至223η可以用作SSD 2200的储存媒介。非易失性存储器件2231至223η可以经由多个通道CHl至CHn来分别与SSD控制器2210耦接。一个或更多个非易失性存储器件可以耦接到一个通道。耦接到一个通道的非易失性存储器件可以耦接到相同的信号总线和数据总线。[0077] 电源2240可以将经由电源连接器2260输入的电源PWR提供到SSD2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以提供电源，以允许SSD2200在发生突然断电时被合适地终止。辅助电源2241可以包括能够被电源PWR充电的超级电容器。[0078] SSD控制器2210可以经由信号连接器2250与主机设备2100交换信号SGL。信号SGL可以包括命令、地址、数据等。信号连接器2250可以根据主机设备2100与SSD2200之间的接口方案而针对各种协议诸如并行高级技术附件ΡΑΤΑ、串行高级技术附件SATA、小型计算机系统接口SCSI、串行附接SCSISAS、外围部件互联PCI以及PCI快速PC1-E协议来配置。[0079]图10是图示图9所示的SSD控制器的框图。参见图10，SSD控制器2210可以包括存储器接口单元2211、主机接口单元2212、纠错码ECC单元2213、控制单元2214以及随机存取存储器2215。[0080]存储器接口单元2211可以将诸如命令和地址的控制信号提供给非易失性存储器件2231至223η。另外，存储器接口单元2211可以与非易失性存储器件2231至223η交换数据。存储器接口单元2211可以在控制单元2214的控制下将从缓冲存储器件2220传送来的数据分散到通道CHl至CHn。另外，存储器接口单元2211可以在控制单元2214的控制下，将从非易失性存储器件2231至223η读取的数据传送到缓冲存储器件2220。[0081]主机接口单元2212可以对应于主机设备2100的协议来提供与SSD 2200的接口。例如，主机接口单元2212可以经由并行高级技术附件PATA、串行高级技术附件SATA、小型计算机系统接口SCSI、串行附接SCSISAS、外围部件互联PCI和PCI快速PC1-E协议中的一种来与主机设备2100通信。此外，主机接口单元2212可以执行支持主机设备2100的硬盘仿真功能以将SSD2200识别为硬盘驱动器HDD。[0082] ECC单元2213可以基于传送到非易失性存储器件2231至223η的数据来产生奇偶校验位。产生的奇偶检验位可以与数据一起储存在非易失性存储器件2231至223η中。ECC单元2213可以检测从非易失性存储器件2231至223η读取的数据的错误。当检测到的错误在可纠正的范围之内时，ECC单元2213可以纠正检测到的错误。[0083] 控制单元2214可以分析并处理从主机设备2100输入的信号SGL。控制单元2214可以基于用于驱动SSD2200的固件或软件来控制缓冲存储器件2220和非易失性存储器件2231至223η的操作。控制单元2214可以管理压缩形式的地址映射表，类似于上面参照图5描述的地址映射表。[0084]随机存取存储器2215可以用作用于驱动固件或软件的工作存储器。[0085]图11是图示安装有根据实施例的数据储存设备的计算机系统的框图。参见图11，计算机系统3000可以包括电耦接到系统总线3700的网络适配器3100、中央处理单元3200、数据储存设备3300、RAM3400,ROM3500以及用户接口3600。数据储存设备3300可以由图1所示的数据储存设备100、图8所示的数据储存设备1200或图9所示的SSD2200来配置。[0086]网络适配器3100可以提供计算机系统3000与外部网络之间的接口。中央处理单元3200可以执行用于驱动加载在RAM3400上的操作系统或应用程序的一般操作。[0087]数据储存设备3300可以储存计算机系统3000所必需的一般数据。例如，用于驱动计算机系统3000的操作系统、应用程序、各种程序模块、程序数据和用户数据可以储存在数据储存设备3300中。[0088] RAM3400可以用作计算机系统3000的工作存储器。在启动时，从数据储存设备3300读取的用于驱动程序所必需的操作系统、应用程序、各种程序模块和程序数据可以加载在RAM3400上。在操作系统被驱动之前被激活的B1S基本输入输出系统可以储存在ROM3500中。计算机系统3000与用户之间的信息交换可以经由用户接口3600来实施。[0089]图12是图示根据本发明的一个实施例的包括在数据储存设备中的非易失性存储器件的框图。参见图12，非易失性存储器件300可以包括存储单元阵列310、行解码器320、列解码器330、数据读取写入块340、控制逻辑350以及电压发生器360。[0090] 存储单元阵列310可以包括布置在字线WLl至WLm与位线BLl至BLn相互交叉的区域处的多个存储单元。存储单元可以被分组为作为擦除单元的诸如存储块的存取单元和作为编程和读取单元的页。[0091] 行解码器320可以经由字线WLl至WLm而与存储单元阵列310耦接。行解码器320可以根据控制逻辑350的控制而操作。行解码器320可以将从外部设备未示出提供的地址解码。行解码器320可以基于解码结果来选择和驱动字线WLl至WLm。例如，行解码器320可以将从电压发生器360提供的字线电压提供到字线WLl至WLm。[0092] 列解码器330可以经由位线BLl至BLn与存储单元阵列310耦接。列解码器330可以根据控制逻辑350的控制而操作。列解码器330可以将从外部设备提供的地址解码。列解码器330可以基于解码结果来将位线BLl至BLn分别与数据读取写入块340的对应的读取写入电路耦接。此外，列解码器330可以基于解码结果来驱动位线BLl至BLn。[0093]数据读取写入块340可以根据控制逻辑350的控制而操作。数据读取写入块340可以根据操作模式而作为写入驱动器或感测放大器来操作。例如，在写入操作中，数据读取写入块340可以作为将从外部设备提供的数据储存在存储单元阵列310中的写入驱动器来操作。再例如，在读取操作中，数据读取写入块340可以作为从存储单元阵列310读出数据的感测放大器来操作。[0094]电压发生器360可以产生要在非易失性存储器件300的内部操作中使用的电压。由电压发生器360产生的电压可以被施加到存储单元阵列310的存储单元。例如，编程操作中产生的编程电压可以被施加到经受编程操作的存储单元的字线。再例如，擦除操作中产生的擦除电压可以被施加到经受擦除操作的存储单元的阱区。再例如，读取操作中产生的读取电压可以被施加到经受读取操作的存储单元的字线。[0095]控制逻辑350可以基于从外部设备例如，控制单元提供的控制信号来控制非易失性存储器件300的一般操作。例如，控制逻辑350可以控制非易失性存储器件300的操作，诸如非易失性存储器件300的读取操作、写入操作和擦除操作。[0096]尽管上面已经描述了各个实施例，但是本领域技术人员将会理解，描述的实施例仅仅被提供作为本发明的实例。[0097]要注意，不应基于描述的实施例来限制本发明，且本发明所属的技术领域的技术人员在不脱离所附权利要求所限定的本发明的精神和或范围的情况下可以预想到本发明的许多其它实施例或变型。

权利要求：1.一种数据储存设备，包括:非易失性存储器件；以及控制器，适用于:根据从主机设备提供的一个或更多个逻辑地址构建一个或更多个逻辑地址组，每个逻辑地址组包括开始逻辑地址和一个或更多个有效地址标志；通过将逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；以及通过参照地址映射表来执行从主机设备接收到的请求。2.根据权利要求1所述的数据储存设备，其中，在每个逻辑地址组中，控制器使用有效地址标志作为设置包括开始逻辑地址的连续逻辑地址是否有效的信息。3.根据权利要求2所述的数据储存设备，其中，在每个逻辑地址组中，控制器使用有效地址标志作为指示从开始逻辑地址起的与有效地址标志的数量相对应的逻辑地址之中的有效逻辑地址的信息。4.根据权利要求2所述的数据储存设备，其中，控制器将逻辑地址组的开始逻辑地址从一个到另一个地增加有效地址标志的数量。5.根据权利要求1所述的数据储存设备，其中，控制器使用非易失性存储器件的存储块的地址、标识存储块的页的地址和标识页的偏移中的至少一个作为物理地址。6.—种用于操作包括非易失性存储器件的数据储存设备的方法，包括:根据从主机设备提供的逻辑地址构建一个或更多个逻辑地址组，每个逻辑地址组包括开始逻辑地址和与开始逻辑地址相对应的一个或更多个有效地址标志；通过将逻辑地址组中的每个映射到非易失性存储器件的物理地址来产生地址映射表；以及通过参照地址映射表来执行来自主机设备的请求。7.根据权利要求6所述的方法，其中，在每个逻辑地址组中，有效地址标志分别对应于包括开始逻辑地址的连续逻辑地址，并且用作设置对应的逻辑地址是否有效的信息。8.根据权利要求7所述的方法，其中，在每个逻辑地址组中，有效地址标志用作指示从开始逻辑地址起的与有效地址标志的数量相对应的逻辑地址之中的有效逻辑地址的信息。9.根据权利要求7所述的方法，其中，逻辑地址组的开始逻辑地址从一个到另一个地增加有效地址标志的数量。10.根据权利要求6所述的方法，其中，物理地址包括非易失性存储器件的存储块的地址、标识存储块的页的地址和标识页的偏移中的至少一个。11.一种数据储存设备，包括:非易失性存储器件；以及控制器，适用于:根据多个逻辑地址构建逻辑地址组，其中逻辑地址组中的每个包括开始逻辑地址和指示从开始逻辑地址起的连续逻辑地址是否有效的有效地址标志；以及将逻辑地址组中的每个映射到非易失性存储器件的物理地址。12.根据权利要求11所述的数据储存设备，其中，第一逻辑地址组和第二逻辑地址组的开始逻辑地址在地址上分开有效地址标志的数量。

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