申请/专利权人：富士通株式会社

申请日：2020-07-07

公开（公告）日：2021-01-12

公开（公告）号：CN112214434A

主分类号：G06F13/40(20060101)

分类号：G06F13/40(20060101);G06F13/28(20060101)

优先权：["20190710 JP 2019-128799"]

专利状态码：在审-实质审查的生效

法律状态：2021.01.29#实质审查的生效;2021.01.12#公开

摘要：提供了处理电路、信息处理设备和信息处理方法。信息处理电路包括加速器功能单元AFU、FPGA接口单元FIU、标签检查单元以及输出控制单元。AFU顺序地获取针对多种数据的写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令。FIU经由第一路径或第二路径顺序地输出写控制指令。标签检查单元接收对从FIU输出的写控制指令的响应。输出控制单元基于写控制指令的存储地址选择第一路径和第二路径中的一个，确定混合写控制指令的必要性，混合写控制指令，并且使FIU输出结果。

主权项：1.一种信息处理电路，包括：第一路径和第二路径，所述第一路径为指令的输出路径，所述第二路径具有比所述第一路径的传送速率低的传送速率；指令获取单元，其顺序地获取写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令；输出单元，其经由所述第一路径或所述第二路径顺序地输出所述写控制指令；响应接收单元，其接收对从所述输出单元输出的所述写控制指令的响应；以及输出控制单元，其基于所述写控制指令的存储地址来选择所述第一路径和所述第二路径中的一个，确定是否合并所述写控制指令，基于所述确定来合并所述写控制指令，并且使所述输出单元输出结果。

全文数据：

权利要求：

百度查询： 富士通株式会社 处理电路、信息处理设备和信息处理方法

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