申请/专利权人：西安电子科技大学

申请日：2020-08-31

公开（公告）日：2021-01-12

公开（公告）号：CN112217516A

主分类号：H03M1/12(20060101)

分类号：H03M1/12(20060101)

优先权：

专利状态码：有效-授权

法律状态：2023.08.11#授权;2021.01.29#实质审查的生效;2021.01.12#公开

摘要：本发明公开了一种时间域单极性双重折叠电路及时间域ADC，折叠电路包括：第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1，并与所述第一折叠信号D1构成第一折叠结果；第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12；第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。本发明电路，利用单极性双重折叠技术提升了折叠结构整体能够实现的量化精度。

主权项：1.一种时间域单极性双重折叠电路，其特征在于，包括第一折叠模块、第二折叠模块、第三折叠模块，其中，所述第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1；所述第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12，并与所述第一折叠信号D1构成第一折叠结果；所述第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。

全文数据：

权利要求：

百度查询： 西安电子科技大学 一种时间域单极性双重折叠电路及时间域ADC

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