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【发明公布】串化器和解串器_牛芯半导体(深圳)有限公司_202011242421.7 

申请/专利权人:牛芯半导体(深圳)有限公司

申请日:2020-11-09

公开(公告)日:2021-01-12

公开(公告)号:CN112217522A

主分类号:H03M9/00(20060101)

分类号:H03M9/00(20060101)

优先权:

专利状态码:在审-实质审查的生效

法律状态:2021.01.29#实质审查的生效;2021.01.12#公开

摘要:本申请涉及一种串化器和解串器,该串化器包括第一控制模块,用于输出第一数据载入控制信号以及第一使能控制信号;多个第一延时模块,第一延时模块用于对输入的并行数据进行延时处理输出串行数据,第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端,多个第一延时模块依次串联;第一控制输入端接入第一数据载入控制信号,第二控制输入端接入第一使能控制信号,第一数据输入端接入并行数据标志位信号或一位并行数据。本申请提供的技术方案实现了在降低功耗的同时,还能实现较高传输速率的串行数据传输。

主权项:1.一种串化器,其特征在于,包括:多个第一延时模块,所述第一延时模块用于对输入的并行数据进行延时处理输出串行数据,所述第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端,多个所述第一延时模块依次串联;所述第一控制输入端接入第一数据载入控制信号,所述第二控制输入端接入第一使能控制信号,所述第一数据输入端接入并行数据所对应的标志位数据或一位并行数据;位于起首的所述第一延时模块的第一数据输入端接入最大数据位的并行数据,位于起首的所述第一延时模块的第二数据输入端与外部接地端连接,位于起首的所述第一延时模块的第一数据输出端连接与其串联的所述第一延时模块的第二数据输入端;位于中间的所述第一延时模块按照所接入的数据位从大到小的顺序排列,且排列在前的所述第一延时模块的第一数据输出端与排列在后的所述第一延时模块的第二数据输入端连接;位于末尾的所述第一延时模块的第一数据输入端接入并行数据所对应的标志位数据,位于末尾的所述第一延时模块的第二数据输入端连接与其串联的所述第一延时模块的第一数据输出端,位于末尾的所述第一延时模块的第一数据输出端输出串行数据。

全文数据:

权利要求:

百度查询: 牛芯半导体(深圳)有限公司 串化器和解串器

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